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Memoria de acceso aleatorio dinámica síncrona

módulos de memoria SDRAM La memoria de acceso aleatorio dinámica síncrona ( RAM dinámica síncrona o SDRAM ) es cualquier DRAM en la que el funcionamiento de su interfaz de pines...

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módulos de memoria SDRAM

La memoria de acceso aleatorio dinámica síncrona ( RAM dinámica síncrona o SDRAM ) es cualquier DRAM en la que el funcionamiento de su interfaz de pines externa está coordinado por una señal de reloj suministrada externamente .

Los circuitos integrados (CI) DRAM fabricados desde principios de la década de 1970 hasta principios de la de 1990 utilizaban una interfaz asíncrona , en la que las señales de control de entrada tienen un efecto directo sobre las funciones internas, con un retardo equivalente al tiempo que tarda la señal en recorrer sus pistas semiconductoras. La SDRAM, en cambio, cuenta con una interfaz síncrona , donde los cambios en las entradas de control se reconocen tras el flanco ascendente de su señal de reloj. En las familias de SDRAM estandarizadas por JEDEC , la señal de reloj controla el funcionamiento de una máquina de estados finitos interna que responde a los comandos entrantes. Estos comandos pueden procesarse en paralelo para mejorar el rendimiento, de modo que las operaciones iniciadas previamente se completan mientras se reciben nuevos comandos. La memoria se divide en varias secciones independientes de igual tamaño, denominadas bancos , lo que permite al dispositivo operar simultáneamente con un comando de acceso a la memoria en cada banco y acelerar el acceso de forma intercalada . Esto permite que las SDRAM alcancen una mayor concurrencia y velocidades de transferencia de datos superiores a las que podían lograr las DRAM asíncronas.

El procesamiento en paralelo (pipelining) permite que el chip acepte un nuevo comando antes de haber procesado el anterior. En una escritura en paralelo, el comando de escritura puede ir seguido inmediatamente de otro comando sin esperar a que los datos se escriban en la memoria. En una lectura en paralelo, los datos solicitados aparecen un número fijo de ciclos de reloj (latencia) después del comando de lectura, durante el cual se pueden enviar comandos adicionales.

Historia

Ocho circuitos integrados SDRAM de Hyundai en un paquete DIMM PC100

Las primeras DRAM a menudo se sincronizaban con el reloj de la CPU (relojadas) y se usaban con los primeros microprocesadores. A mediados de la década de 1970, las DRAM pasaron al diseño asíncrono, pero en la década de 1990 volvieron al funcionamiento síncrono. [ 1 ] [ 2 ] A finales de la década de 1980, IBM había construido DRAM utilizando una función de reloj de doble flanco y presentó sus resultados en la Convención Internacional de Circuitos de Estado Sólido en 1990. Sin embargo, era DRAM estándar , no SDRAM. [ 3 ] [ 4 ]

El primer SDRAM comercial fue el chip de memoria Samsung KM48SL2000 , que tenía una capacidad de 16 Mbit. [ 5 ] Fue fabricado por Samsung Electronics utilizando un proceso de fabricación CMOS (semiconductor complementario de óxido metálico ) en 1992, [ 6 ] y producido en masa en 1993. [ 5 ] Para el año 2000, la SDRAM había reemplazado prácticamente a todos los demás tipos de DRAM en las computadoras modernas, debido a su mayor rendimiento. 

La latencia de la SDRAM no es inherentemente menor (tiempos de acceso más rápidos) que la de la DRAM asíncrona. De hecho, las primeras SDRAM eran algo más lentas que la DRAM EDO de ráfaga contemporánea debido a la lógica adicional. Las ventajas del almacenamiento en búfer interno de la SDRAM provienen de su capacidad para intercalar operaciones en múltiples bancos de memoria, lo que aumenta el ancho de banda efectivo .

La SDRAM de doble velocidad de datos , conocida como DDR SDRAM , fue demostrada por primera vez por Samsung en 1997. [ 7 ] Samsung lanzó el primer chip comercial de DDR SDRAM (64  Mbit [ 8 ] ) en junio de 1998, [ 9 ] [ 10 ] [ 11 ] seguido poco después por Hyundai Electronics (ahora SK Hynix ) el mismo año. [ 12 ]

Actualmente, prácticamente toda la SDRAM se fabrica de acuerdo con los estándares establecidos por JEDEC , una asociación de la industria electrónica que adopta estándares abiertos para facilitar la interoperabilidad de los componentes electrónicos. JEDEC adoptó formalmente su primer estándar de SDRAM en 1993 y posteriormente adoptó otros estándares de SDRAM, incluidos los de DDR , DDR2 y DDR3 .

La memoria SDRAM también está disponible en versiones registradas , para sistemas que requieren una mayor escalabilidad, como servidores y estaciones de trabajo .

En la actualidad, entre los mayores fabricantes mundiales de SDRAM se encuentran SK Hynix , Samsung Electronics , Micron Technology , ChangXin Memory Technologies y Nanya Technology .

Momento

El rendimiento de la DRAM presenta varias limitaciones. La más notable es el tiempo de ciclo de lectura, es decir, el tiempo entre lecturas sucesivas de una fila libre. Este tiempo disminuyó de 15  ns para  la SDRAM de 66 MHz (1  MHz = 10⁶ Hz  ) a 5  ns para la DDR-400, pero se mantuvo relativamente sin cambios durante las generaciones DDR2-800 y DDR3-1600. Sin embargo, al operar los circuitos de interfaz a múltiplos cada vez mayores de la velocidad de lectura fundamental, el ancho de banda alcanzable ha aumentado rápidamente.

Otro límite es la latencia CAS , que es el tiempo que transcurre entre el suministro de una dirección de columna y la recepción de los datos correspondientes. De nuevo, este valor se ha mantenido relativamente constante entre 10 y 15 ns durante las últimas generaciones de memoria DDR SDRAM.

En funcionamiento, la latencia CAS es un número específico de ciclos de reloj programado en el registro de modo de la SDRAM y esperado por el controlador de la DRAM. Se puede programar cualquier valor, pero la SDRAM no funcionará correctamente si es demasiado bajo. A frecuencias de reloj más altas, la latencia CAS útil en ciclos de reloj aumenta naturalmente. De 10 a 15  ns equivalen a 2 o 3 ciclos (CL2-3) del  reloj de 200 MHz de la SDRAM DDR-400, de CL4 a 6 para la DDR2-800 y de CL8 a 12 para la DDR3-1600. Ciclos de reloj más lentos permiten, naturalmente, un menor número de ciclos de latencia CAS.

Los módulos SDRAM tienen sus propias especificaciones de temporización, que pueden ser más lentas que las de los chips del módulo. Cuando  aparecieron los primeros chips SDRAM de 100 MHz, algunos fabricantes vendieron  módulos de "100 MHz" que no podían funcionar de forma fiable a esa frecuencia. En respuesta, Intel publicó el estándar PC100, que establece los requisitos y las directrices para la producción de un módulo de memoria que pueda funcionar de forma fiable a 100  MHz. Este estándar tuvo una gran influencia, y el término "PC100" se convirtió rápidamente en un identificador común para  los módulos SDRAM de 100 MHz. Actualmente, los módulos se designan comúnmente con números que comienzan con "PC" (PC66, PC100 o PC133, aunque el significado real de estos números ha cambiado).

Señales de control

Todos los comandos se sincronizan con el flanco ascendente de una señal de reloj. Además del reloj, existen seis señales de control, en su mayoría activas en bajo , que se muestrean en el flanco ascendente del reloj:

  • Habilitación del reloj CKE . Cuando esta señal está en nivel bajo, el chip se comporta como si el reloj se hubiera detenido. No se interpretan comandos y no transcurren tiempos de latencia de comandos. El estado de las demás líneas de control no es relevante. El efecto de esta señal se retrasa un ciclo de reloj. Es decir, el ciclo de reloj actual continúa con normalidad, pero el siguiente se ignora, excepto para volver a comprobar la entrada CKE. Las operaciones normales se reanudan en el flanco ascendente del reloj posterior al que activa la señal CKE. Dicho de otro modo, todas las demás operaciones del chip se sincronizan con el flanco ascendente de un reloj enmascarado. El reloj enmascarado es la operación lógica AND entre el reloj de entrada y el estado de la señal CKE durante el flanco ascendente anterior del reloj de entrada.
  • Selección de chip CS . Cuando esta señal está en nivel alto, el chip ignora todas las demás entradas (excepto CKE) y actúa como si recibiera una orden NOP.
  • Máscara de datos DQM . (La letra Q aparece porque, según las convenciones de lógica digital, las líneas de datos se conocen como líneas "DQ"). Cuando están en nivel alto, estas señales suprimen la entrada/salida de datos. Cuando acompañan a los datos de escritura, estos no se escriben realmente en la DRAM. Cuando se activan dos ciclos antes de un ciclo de lectura, los datos leídos no se emiten desde el chip. Hay una línea DQM por cada 8 bits en un chip de memoria x16 o DIMM.

señales de comando

  • RAS , señal de sincronización de fila. A pesar de su nombre, no se trata de una señal de sincronización, sino simplemente de un bit de comando. Junto con CAS y WE , selecciona uno de los ocho comandos disponibles.
  • CAS , señal de estroboscopio de dirección de columna. Esto tampoco es una señal de estroboscopio, sino un bit de comando. Junto con RAS y WE , selecciona uno de los ocho comandos.
  • WE , habilitación de escritura. Junto con RAS y CAS , selecciona uno de los ocho comandos. Generalmente distingue entre comandos de lectura y comandos de escritura.

Selección de banco (BAn)

Los dispositivos SDRAM se dividen internamente en dos, cuatro u ocho bancos de datos internos independientes. Se utilizan de una a tres entradas de dirección de banco (BA0, BA1 y BA2) para seleccionar a qué banco se dirige un comando.

Dirección (A10/An)

Muchos comandos también utilizan una dirección presente en los pines de entrada de dirección. Algunos comandos, que no utilizan una dirección o presentan una dirección de columna, también utilizan A10 para seleccionar variantes.

Comandos

Los comandos SDR SDRAM se definen de la siguiente manera:

Todas las generaciones de SDRAM (SDR y DDRx) utilizan esencialmente los mismos comandos, con las siguientes diferencias:

  • Bits de dirección adicionales para admitir dispositivos más grandes.
  • bits de selección de banco adicionales
  • Registros de modo más amplio (DDR2 y superiores utilizan 13 bits, A0–A12)
  • Registros adicionales de modo extendido (seleccionados por los bits de dirección del banco)
  • DDR2 elimina el comando de terminación de ráfaga; DDR3 lo reasigna como "calibración ZQ".
  • DDR3 y DDR4 utilizan A12 durante los comandos de lectura y escritura para indicar "corte en ráfaga", transferencia de datos de media longitud.
  • La memoria DDR4 modifica la codificación del comando de activación. Una nueva señal, ACT , lo controla, y durante su ejecución, las demás líneas de control se utilizan como bits de dirección de fila 16, 15 y 14. Cuando ACT está en estado alto, los demás comandos funcionan igual que los descritos anteriormente.

Construcción y operación

Módulo de memoria SDRAM , ampliado

Por ejemplo, un  módulo DIMM SDRAM de 512 MB (que contiene 512  MB) podría estar compuesto por ocho o nueve chips SDRAM, cada uno con 512  Mbit de almacenamiento, y cada uno aportando 8 bits al ancho de 64 o 72 bits del módulo. Un chip  SDRAM típico de 512 Mbit contiene internamente cuatro bancos de memoria independientes de 16 MB. Cada banco es una matriz de 8192 filas de 16 384 bits cada una (2048 columnas de 8 bits). Un banco puede estar inactivo, activo o cambiando de estado. [ 8 ] 

El comando activo activa un banco inactivo. Presenta una dirección de banco de dos bits (BA0 – BA1) y una dirección de fila de 13 bits (A0 – A12), y provoca la lectura de esa fila en la matriz del banco, que contiene los 16 384 amplificadores de detección de columna. Esto también se conoce como "abrir" la fila. Esta operación tiene como efecto secundario la actualización de las celdas de memoria dinámica (capacitiva) de dicha fila.

Una vez activada o "abierta" la fila, se pueden ejecutar comandos de lectura y escritura en ella. La activación requiere un tiempo mínimo, denominado retardo de fila a columna (tRCD ) , antes de que se puedan realizar lecturas o escrituras. Este tiempo, redondeado al múltiplo más cercano del período del reloj, especifica el número mínimo de ciclos de espera entre un comando activo y un comando de lectura o escritura . Durante estos ciclos de espera, se pueden enviar comandos adicionales a otros bancos, ya que cada banco opera de forma completamente independiente.

Tanto las órdenes de lectura como las de escritura requieren una dirección de columna. Dado que cada chip accede a ocho bits de datos a la vez, existen 2048 posibles direcciones de columna, lo que requiere solo 11 líneas de dirección (A0 – A9, A11).

Cuando se emite una orden de lectura , la SDRAM genera los datos de salida correspondientes en las líneas DQ justo a tiempo para el flanco ascendente del reloj, unos pocos ciclos después, dependiendo de la latencia CAS configurada. Las palabras subsiguientes de la ráfaga se generarán justo a tiempo para los siguientes flancos ascendentes del reloj.

Una orden de escritura va acompañada de los datos que se van a escribir, los cuales se transmiten a las líneas DQ durante el mismo flanco ascendente del reloj. El controlador de memoria se encarga de garantizar que la SDRAM no transmita datos de lectura a las líneas DQ al mismo tiempo que necesita transmitir datos de escritura a dichas líneas. Esto se puede lograr esperando a que finalice una ráfaga de lectura, terminando una ráfaga de lectura o utilizando la línea de control DQM.

Cuando el controlador de memoria necesita acceder a una fila diferente, primero debe devolver los amplificadores de detección de ese banco a un estado inactivo, listos para detectar la siguiente fila. Esto se conoce como operación de "precarga" o "cierre" de la fila. La precarga puede ordenarse explícitamente o realizarse automáticamente al finalizar una operación de lectura o escritura. Nuevamente, existe un tiempo mínimo, el retardo de precarga de la fila, t RP , que debe transcurrir antes de que la fila se "cierre" por completo y el banco quede inactivo para recibir otra orden de activación en ese banco.

Si bien la actualización de una fila es un efecto secundario automático de su activación, existe un tiempo mínimo para que esto ocurra, lo que requiere un tiempo mínimo de acceso a la fila ( tiempo RAS) entre la apertura de una fila mediante un comando activo y el cierre de la misma mediante el comando de precarga correspondiente. Este límite suele ser insignificante en comparación con los comandos de lectura y escritura deseados para la fila, por lo que su valor tiene poca influencia en el rendimiento típico.

Interacciones de comandos

El comando de no operación siempre está permitido, mientras que el comando de registro de modo de carga requiere que todos los bancos estén inactivos y un retardo posterior para que los cambios surtan efecto. El comando de actualización automática también requiere que todos los bancos estén inactivos y requiere un tiempo de ciclo de actualización t RFC para devolver el chip al estado inactivo. (Este tiempo suele ser igual a t RCD + t RP ). El único otro comando permitido en un banco inactivo es el comando activo. Este requiere, como se mencionó anteriormente, t RCD antes de que la fila esté completamente abierta y pueda aceptar comandos de lectura y escritura.

Cuando un banco está abierto, se permiten cuatro comandos: leer, escribir, finalizar ráfaga y precargar. Los comandos de lectura y escritura inician ráfagas, que pueden interrumpirse con los comandos siguientes.

Interrumpir una ráfaga de lectura

Se puede emitir un comando de lectura, terminación de ráfaga o precarga en cualquier momento después de un comando de lectura, e interrumpirá la ráfaga de lectura después de la latencia CAS configurada. Por lo tanto, si se emite un comando de lectura en el ciclo 0, otro comando de lectura en el ciclo 2 y la latencia CAS es 3, entonces el primer comando de lectura comenzará a enviar datos en ráfaga durante los ciclos 3 y 4, y luego los resultados del segundo comando de lectura aparecerán a partir del ciclo 5.

Si el comando emitido en el ciclo 2 fue terminación en ráfaga, o una precarga del banco activo, entonces no se generaría ninguna salida durante el ciclo 5.

Aunque la lectura que interrumpe la lectura puede dirigirse a cualquier banco activo, un comando de precarga solo interrumpirá la ráfaga de lectura si se dirige al mismo banco o a todos los bancos; un comando de precarga dirigido a un banco diferente no interrumpirá una ráfaga de lectura.

Es posible interrumpir una ráfaga de lectura mediante una orden de escritura, pero resulta más difícil. Esto se puede lograr si se utiliza la señal DQM para suprimir la salida de la SDRAM, de modo que el controlador de memoria pueda enviar datos a través de las líneas DQ a la SDRAM a tiempo para la operación de escritura. Dado que los efectos de DQM sobre los datos de lectura se retrasan dos ciclos, mientras que los efectos de DQM sobre los datos de escritura son inmediatos, DQM debe activarse (para enmascarar los datos de lectura) al menos dos ciclos antes de la orden de escritura, pero debe desactivarse durante el ciclo de la orden de escritura (siempre que se pretenda que la orden de escritura tenga algún efecto).

Realizar esta operación en tan solo dos ciclos de reloj requiere una coordinación precisa entre el tiempo que tarda la SDRAM en desactivar su salida en un flanco de reloj y el tiempo que deben transponerse los datos a la SDRAM para la escritura en el siguiente flanco de reloj. Si la frecuencia del reloj es demasiado alta para disponer de tiempo suficiente, podrían ser necesarios tres ciclos.

Si el comando de lectura incluye la precarga automática, la precarga comienza el mismo ciclo que el comando de interrupción.

Pedidos en ráfaga

Un microprocesador moderno con caché generalmente accede a la memoria en unidades de líneas de caché . Para transferir una línea de caché de 64 bytes se requieren ocho accesos consecutivos a un DIMM de 64 bits, que pueden activarse mediante un único comando de lectura o escritura configurando los chips SDRAM, mediante el registro de modo, para realizar ráfagas de ocho palabras . La obtención de una línea de caché se activa normalmente mediante una lectura desde una dirección específica, y la SDRAM permite que la "palabra crítica" de la línea de caché se transfiera primero. ("Palabra" se refiere aquí al ancho del chip SDRAM o DIMM, que es de 64 bits para un DIMM típico). Los chips SDRAM admiten dos convenciones posibles para el orden de las palabras restantes en la línea de caché.

Las ráfagas siempre acceden a un bloque alineado de BL palabras consecutivas que comienzan en un múltiplo de BL. Por ejemplo, un acceso en ráfaga de cuatro palabras a cualquier dirección de columna de la cuatro a la siete devolverá las palabras de la cuatro a la siete. Sin embargo, el orden depende de la dirección solicitada y de la opción de tipo de ráfaga configurada: secuencial o intercalada. Normalmente, un controlador de memoria requerirá una u otra. Cuando la longitud de la ráfaga es uno o dos, el tipo de ráfaga no importa. Para una longitud de ráfaga de uno, solo se accede a la palabra solicitada. Para una longitud de ráfaga de dos, se accede primero a la palabra solicitada y, en segundo lugar, a la otra palabra del bloque alineado. Esta es la palabra siguiente si se especificó una dirección par, y la palabra anterior si se especificó una dirección impar.

En el modo de ráfaga secuencial , las palabras posteriores se acceden en orden ascendente de direcciones, volviendo al inicio del bloque cuando se alcanza el final. Por ejemplo, para una longitud de ráfaga de cuatro y una dirección de columna solicitada de cinco, las palabras se accederían en el orden 5-6-7-4. Si la longitud de la ráfaga fuera ocho, el orden de acceso sería 5-6-7-0-1-2-3-4. Esto se logra sumando un contador a la dirección de columna e ignorando los acarreos más allá de la longitud de la ráfaga. El modo de ráfaga intercalada calcula la dirección mediante una operación OR exclusiva entre el contador y la dirección. Usando la misma dirección inicial de cinco, una ráfaga de cuatro palabras devolvería las palabras en el orden 5-4-7-6. Una ráfaga de ocho palabras sería 5-4-7-6-1-0-3-2. [ 13 ]

Si la dirección de columna solicitada se encuentra al inicio de un bloque, ambos modos de ráfaga (secuencial e intercalado) devuelven los datos en la misma secuencia: 0-1-2-3-4-5-6-7. La diferencia solo importa si se recupera una línea de caché de la memoria en orden de palabra crítica primero.

Registro de modo

La memoria SDRAM de velocidad de datos simple (SDR) cuenta con un único registro de modo programable de 10 bits. Los estándares posteriores de SDRAM de doble velocidad de datos (DDR) incorporan registros de modo adicionales, direccionados mediante los pines de dirección de banco. En la SDRAM SDR, los pines de dirección de banco y las líneas de dirección A10 y superiores se ignoran, pero deben estar a cero durante la escritura en el registro de modo.

Los bits son M9 a M0, presentados en las líneas de dirección A9 a A0 durante un ciclo de registro en modo de carga.

  • M9: Modo de ráfaga de escritura. Si es 0, las escrituras utilizan la longitud y el modo de ráfaga de lectura. Si es 1, todas las escrituras son de una sola ubicación (sin ráfaga).
  • M8, M7: Modo de funcionamiento. Reservado, y debe ser 00.
  • M6, M5, M4: Latencia CAS. Generalmente, solo 010 (CL2) y 011 (CL3) son valores válidos. Especifica el número de ciclos entre una orden de lectura y la salida de datos del chip. El chip tiene un límite fundamental para este valor en nanosegundos; durante la inicialización, el controlador de memoria debe utilizar la frecuencia del reloj para convertir dicho límite en ciclos.
  • M3: Tipo de ráfaga. 0 – solicita un orden de ráfaga secuencial, mientras que 1 solicita un orden de ráfaga intercalado.
  • M2, M1, M0: Longitud de ráfaga. Los valores 000, 001, 010 y 011 especifican un tamaño de ráfaga de 1, 2, 4 u 8 palabras, respectivamente. Cada lectura (y escritura, si M9 es 0) realizará esa cantidad de accesos, a menos que se interrumpa mediante una parada de ráfaga u otro comando. Un valor de 111 especifica una ráfaga de fila completa. La ráfaga continuará hasta que se interrumpa. Las ráfagas de fila completa solo están permitidas con el tipo de ráfaga secuencial.

Los estándares SDRAM posteriores (de doble velocidad de datos) utilizan más bits en el registro de modo y proporcionan registros de modo adicionales denominados "registros de modo extendido". El número de registro se codifica en los pines de dirección del banco durante la instrucción de carga del registro de modo. Por ejemplo, la SDRAM DDR2 tiene un registro de modo de 13 bits, un registro de modo extendido n.° 1 (EMR1) de 13 bits y un registro de modo extendido n.° 2 (EMR2) de 5 bits.

Actualización automática

Es posible actualizar un chip de RAM abriendo y cerrando (activando y precargando) cada fila en cada banco. Sin embargo, para simplificar el controlador de memoria, los chips SDRAM admiten un comando de "actualización automática" que realiza estas operaciones en una fila de cada banco simultáneamente. La SDRAM también mantiene un contador interno que recorre todas las filas posibles. El controlador de memoria simplemente debe emitir un número suficiente de comandos de actualización automática (uno por fila, 8192 en el ejemplo que hemos utilizado) en cada intervalo de actualización (un valor común es t REF = 64 ms). Todos los bancos deben estar inactivos (cerrados y precargados) cuando se emite este comando.

Modos de baja potencia

Como se mencionó, la entrada de habilitación de reloj (CKE) se puede usar para detener el reloj de una SDRAM. La entrada CKE se muestrea en cada flanco ascendente del reloj y, si está en nivel bajo, el siguiente flanco ascendente se ignora para todos los demás fines que no sean la verificación de CKE. Mientras CKE esté en nivel bajo, se puede cambiar la frecuencia del reloj o incluso detenerlo por completo.

Si se reduce el valor de CKE mientras la SDRAM está realizando operaciones, simplemente se "congela" hasta que se vuelva a aumentar el valor de CKE.

Si la SDRAM está inactiva (todos los bancos precargados, sin comandos en curso) cuando se reduce el valor de CKE, la SDRAM entra automáticamente en modo de bajo consumo, consumiendo una mínima cantidad de energía hasta que se vuelva a aumentar CKE. Este modo no debe durar más que el intervalo máximo de actualización t REF , ya que podría perderse el contenido de la memoria. Es posible detener el reloj por completo durante este tiempo para ahorrar energía adicional.

Finalmente, si se reduce el CKE al mismo tiempo que se envía una orden de actualización automática a la SDRAM, esta entra en modo de autorrefresco. Esto es similar a apagar el dispositivo, pero la SDRAM utiliza un temporizador integrado para generar ciclos de actualización internos según sea necesario. El reloj puede detenerse durante este tiempo. Si bien el modo de autorrefresco consume un poco más de energía que el modo de apagado, permite deshabilitar completamente el controlador de memoria, lo que generalmente compensa con creces la diferencia.

La SDRAM diseñada para dispositivos alimentados por batería ofrece algunas opciones adicionales de ahorro de energía. Una de ellas es la actualización dependiente de la temperatura; un sensor de temperatura integrado reduce la frecuencia de actualización a bajas temperaturas, en lugar de mantenerla siempre a la frecuencia máxima. Otra es la actualización selectiva, que limita la autorrenovación a una parte de la matriz DRAM. La fracción que se actualiza se configura mediante un registro de modo extendido. La tercera, implementada en Mobile DDR (LPDDR) y LPDDR2, es el modo de "apagado profundo", que invalida la memoria y requiere una reinicialización completa para salir. Este modo se activa enviando un comando de "terminación en ráfaga" mientras se reduce el CKE.

Arquitectura de precarga de DDR SDRAM

La memoria DDR SDRAM emplea una arquitectura de precarga para permitir un acceso rápido y sencillo a múltiples palabras de datos ubicadas en una fila física común en la memoria.

La arquitectura de precarga aprovecha las características específicas de los accesos a la memoria DRAM. Las operaciones típicas de memoria DRAM constan de tres fases: precarga de línea de bits , acceso a fila y acceso a columna. El acceso a fila es el núcleo de una operación de lectura, ya que implica la detección precisa de las diminutas señales en las celdas de memoria DRAM; es la fase más lenta de la operación de memoria. Sin embargo, una vez leída una fila, los accesos posteriores a la misma columna pueden ser muy rápidos, ya que los amplificadores de detección también actúan como pestillos. Como referencia, una fila de un dispositivo DDR3 de 1 Gbit [ 8 ] tiene 2048 bits de ancho, por lo que internamente se leen 2048 bits en 2048 amplificadores de detección separados durante la fase de acceso a fila. Los accesos a fila pueden tardar 50 ns , dependiendo de la velocidad de la DRAM, mientras que los accesos a columna de una fila libre son inferiores a 10 ns.

Las arquitecturas DRAM tradicionales han permitido durante mucho tiempo un acceso rápido a las columnas de bits en una fila abierta. Para un chip de memoria de 8 bits de ancho con una fila de 2048 bits de ancho, los accesos a cualquiera de las 256 palabras de datos (2048/8) en la fila pueden ser muy rápidos, siempre que no se produzcan accesos intermedios a otras filas.

El inconveniente del antiguo método de acceso rápido a columnas era que se debía enviar una nueva dirección de columna por cada palabra de datos adicional en la fila. El bus de direcciones debía operar a la misma frecuencia que el bus de datos. La arquitectura de precarga simplifica este proceso al permitir que una sola solicitud de dirección genere múltiples palabras de datos.

En una arquitectura de búfer de precarga, cuando se produce un acceso a la memoria en una fila, el búfer toma un conjunto de palabras de datos adyacentes en la fila y las lee ("las envía en ráfaga") en una secuencia rápida a través de los pines de E/S, sin necesidad de solicitudes de direcciones de columna individuales. Esto supone que la CPU necesita palabras de datos adyacentes en la memoria, lo cual suele ser el caso. Por ejemplo, en DDR1, se leen dos palabras de datos adyacentes de cada chip en el mismo ciclo de reloj y se colocan en el búfer de precarga. Cada palabra se transmite en los flancos ascendentes y descendentes consecutivos del ciclo de reloj. De manera similar, en DDR2 con un búfer de precarga 4n, se leen cuatro palabras de datos consecutivas y se colocan en el búfer mientras un reloj, que es el doble de rápido que el reloj interno de DDR, transmite cada palabra en los flancos ascendentes y descendentes consecutivos del reloj externo más rápido [ 14 ].

La profundidad del búfer de prelectura también puede entenderse como la relación entre la frecuencia de la memoria principal y la frecuencia de E/S. En una arquitectura de prelectura 8n (como DDR3 ), las E/S operan 8 veces más rápido que el núcleo de memoria (cada acceso a la memoria genera una ráfaga de 8 palabras de datos en las E/S). Por lo tanto, un  núcleo de memoria de 200 MHz se combina con E/S que operan ocho veces más rápido (1600 megabits por segundo). Si la memoria tiene 16 E/S, el ancho de banda de lectura total sería de 200  MHz x 8 palabras de datos/acceso x 16 E/S = 25,6 gigabits por segundo (Gbit/s) o 3,2 gigabytes por segundo (GB/s). Los módulos con múltiples chips DRAM pueden proporcionar un ancho de banda correspondientemente mayor.

Cada generación de SDRAM tiene un tamaño de búfer de precarga diferente:

Generaciones

DEG

Los 64  MB [ 8 ] de memoria de sonido de la tarjeta de sonido Sound Blaster X-Fi Fatality Pro están construidos con 2 chips SDRAM Micron 48LC32M8A2. Funcionan a 133 MHz ( periodo de reloj de 7,5 ns) y tienen buses de datos de 8 bits de ancho. [ 16 ]  

Originalmente conocida simplemente como SDRAM , la SDRAM de velocidad de datos única puede aceptar un comando y transferir una palabra de datos por ciclo de reloj. Los chips se fabrican con una variedad de tamaños de bus de datos (generalmente de 4, 8 o 16 bits), pero normalmente se ensamblan en módulos DIMM de 168 pines que leen o escriben 64 (sin ECC) o 72 ( con ECC ) bits a la vez.

El uso del bus de datos es complejo y, por lo tanto, requiere un circuito controlador DRAM complejo. Esto se debe a que los datos escritos en la DRAM deben presentarse en el mismo ciclo que la orden de escritura, pero las lecturas producen una salida 2 o 3 ciclos después de la orden de lectura. El controlador DRAM debe garantizar que el bus de datos nunca se utilice para leer y escribir simultáneamente.

Las frecuencias de reloj típicas de la memoria SDRAM SDR son 66, 100 y 133  MHz (periodos de 15, 10 y 7,5  ns), denominadas respectivamente PC66, PC100 y PC133. Se podían alcanzar frecuencias de hasta 200  MHz. Funciona a una tensión de 3,3  V.

Este tipo de SDRAM es más lento que las variantes DDR, ya que solo se transmite una palabra de datos por ciclo de reloj (velocidad de datos única). Sin embargo, también es más rápido que sus predecesoras, la DRAM de salida de datos extendida (EDO-RAM) y la DRAM de modo de página rápida (FPM-RAM), que normalmente tardaban dos o tres ciclos de reloj en transferir una palabra de datos.

PC66

PC66 se refiere al estándar de memoria interna extraíble para computadora definido por JEDEC . PC66 es una DRAM síncrona que opera a una frecuencia de reloj de 66,66  MHz, en un bus de 64 bits, con un voltaje de 3,3  V. PC66 está disponible en formatos DIMM de 168 pines y SO-DIMM de 144 pines . El ancho de banda teórico es de 533  MB/s (1  MB/s = un millón de bytes por segundo).

Este estándar se utilizaba en ordenadores con procesadores Intel Pentium y AMD K6 . También se empleaba en el Power Mac G3 beige , los primeros iBooks y los PowerBook G3 . Asimismo, se utilizaba en muchos sistemas Intel Celeron antiguos con un bus frontal  de 66 MHz . Fue reemplazado por los estándares PC100 y PC133.

PC100

DIMM: 168 pines y dos muescas

PC100 es un estándar para memoria RAM interna extraíble de ordenador , definido por JEDEC . PC100 se refiere a la DRAM síncrona que opera a una frecuencia de reloj de 100  MHz, en un bus de 64 bits, a un voltaje de 3,3 V. PC100 está disponible en formatos DIMM  de 168 pines y SO-DIMM de 144 pines . PC100 es retrocompatible con PC66 y fue reemplazado por el estándar PC133.

Un módulo construido con  chips SDRAM de 100 MHz no necesariamente puede operar a 100  MHz. El estándar PC100 especifica las capacidades del módulo de memoria en su conjunto. PC100 se utiliza en muchos ordenadores antiguos; los PC de finales de la década de 1990 eran los más comunes con memoria PC100.

PC133

PC133 es un estándar de memoria para computadoras definido por JEDEC . PC133 se refiere a la memoria SDRAM SDR que opera a una frecuencia de reloj de 133  MHz, en un bus de 64 bits de ancho, a un voltaje de 3,3  V. PC133 está disponible en formatos DIMM de 168 pines y SO-DIMM de 144 pines . PC133 es el estándar SDR SDRAM más rápido y definitivo jamás aprobado por JEDEC, y ofrece un ancho de banda de 1,066  GB por segundo ([133,33  MHz * 64/8] = 1,066  GB/s). (1  GB/s = mil millones de bytes por segundo). PC133 es retrocompatible con PC100 y PC66.

RDA

Si bien la latencia de acceso de la DRAM está fundamentalmente limitada por la matriz de DRAM, esta posee un ancho de banda potencial muy alto, ya que cada lectura interna corresponde a una fila de miles de bits. Para que los usuarios dispongan de un mayor ancho de banda, se desarrolló una interfaz de doble velocidad de datos (DDR) . Esta interfaz utiliza los mismos comandos, que se aceptan una vez por ciclo, pero lee o escribe dos palabras de datos por ciclo de reloj. La interfaz DDR logra esto leyendo y escribiendo datos tanto en el flanco ascendente como en el descendente de la señal de reloj. Además, posteriormente se realizaron algunos cambios menores en la temporización de la interfaz SDR, y la tensión de alimentación se redujo de 3,3 V a 2,5  V. Como resultado, la SDRAM DDR no es compatible con versiones anteriores de la SDRAM SDR.

La memoria DDR SDRAM (a veces llamada DDR1 para mayor claridad) duplica la unidad mínima de lectura o escritura; cada acceso se refiere a al menos dos palabras consecutivas.

Las frecuencias de reloj típicas de la memoria DDR SDRAM son 133, 166 y 200  MHz (7,5, 6 y 5 ns/ciclo), generalmente denominadas DDR-266, DDR-333 y DDR-400 (3,75, 3 y 2,5  ns por ciclo). Los módulos DIMM de 184 pines correspondientes se conocen como PC-2100, PC-2700 y PC-3200. Se puede alcanzar un rendimiento de hasta DDR-550 (PC-4400).

DDR2

La memoria DDR2 SDRAM es muy similar a la DDR SDRAM, pero duplica la unidad mínima de lectura o escritura, a cuatro palabras consecutivas. El protocolo de bus también se simplificó para permitir un mayor rendimiento. (En particular, se eliminó el comando "burst terminate"). Esto permite duplicar la velocidad del bus de la SDRAM sin aumentar la frecuencia de reloj de las operaciones internas de la RAM; en su lugar, las operaciones internas se realizan en unidades cuatro veces más anchas que las de la SDRAM. Además, se añadió un pin de dirección de banco adicional (BA2) para permitir ocho bancos en chips de RAM grandes.

Las frecuencias de reloj típicas de la memoria DDR2 SDRAM son 200, 266, 333 o 400  MHz (periodos de 5, 3,75, 3 y 2,5  ns), generalmente descritas como DDR2-400, DDR2-533, DDR2-667 y DDR2-800 (periodos de 2,5, 1,875, 1,5 y 1,25  ns). Los módulos DIMM de 240 pines correspondientes se conocen como PC2-3200 a PC2-6400. La memoria DDR2 SDRAM ahora está disponible a una frecuencia de reloj de 533  MHz, generalmente descrita como DDR2-1066, y los módulos DIMM correspondientes se conocen como PC2-8500 (también llamados PC2-8600 según el fabricante). Se puede obtener un rendimiento de hasta DDR2-1250 (PC2-10000).

Tenga en cuenta que, debido a que las operaciones internas se realizan a la mitad de la frecuencia de reloj, la memoria DDR2-400 (frecuencia de reloj interna de 100  MHz) tiene una latencia algo mayor que la DDR-400 (frecuencia de reloj interna de 200  MHz).

DDR3

DDR3 continúa esta tendencia, duplicando la unidad mínima de lectura o escritura a ocho palabras consecutivas. Esto permite duplicar nuevamente el ancho de banda y la velocidad del bus externo sin tener que modificar la frecuencia de reloj de las operaciones internas, solo el ancho de banda. Para mantener entre 800 y 1600  millones de transferencias por segundo (en ambos extremos de un  reloj de 400 a 800 MHz), la matriz de RAM interna debe realizar entre 100 y 200  millones de búsquedas por segundo.

Nuevamente, con cada duplicación, la desventaja es el aumento de la latencia . Al igual que con todas las generaciones de DDR SDRAM, los comandos siguen estando restringidos a un flanco de reloj y las latencias de los comandos se dan en términos de ciclos de reloj, que son la mitad de la velocidad de transferencia que se suele citar (una latencia CAS de 8 con DDR3-800 es 8/(400  MHz) = 20 ns, exactamente la misma latencia de CAS2 en PC100 SDR SDRAM).

Los chips de memoria DDR3 se fabricaban comercialmente desde 2006, [ 17 ] y los sistemas informáticos que los utilizaban estaban disponibles desde la segunda mitad de 2007, [ 18 ] con un uso significativo desde 2008 en adelante. [ 19 ] Las frecuencias de reloj iniciales eran de 400 y 533  MHz, que se describen como DDR3-800 y DDR3-1066 (módulos PC3-6400 y PC3-8500), pero ahora son comunes 667 y 800  MHz, descritos como DDR3-1333 y DDR3-1600 (módulos PC3-10600 y PC3-12800). [ 20 ] Hay disponible un rendimiento de hasta DDR3-2800 (módulos PC3 22400). [ 21 ] .

La memoria DDR3 SDRAM todavía estaba en producción a principios de 2025, pero hubo informes de que los fabricantes planeaban cesar la producción para finales de año. [ 22 ]

DDR4

La memoria DDR4 SDRAM es la sucesora de la DDR3 SDRAM . Fue presentada en el Intel Developer Forum de San Francisco en 2008 y su lanzamiento al mercado estaba previsto para 2011. El calendario varió considerablemente durante su desarrollo: inicialmente se esperaba su lanzamiento en 2012, [ 23 ] y posteriormente (durante 2010) se preveía su lanzamiento en 2015, [ 24 ] antes de que se anunciaran las primeras muestras a principios de 2011 y los fabricantes comenzaran a anunciar que la producción comercial y el lanzamiento al mercado se anticipaban para 2012. La DDR4 alcanzó la adopción masiva en el mercado alrededor de 2015, lo que es comparable con los aproximadamente cinco años que tardó la DDR3 en lograr la transición masiva al mercado sobre la DDR2.

Los chips DDR4 funcionan a 1,2 V o menos, [ 25 ] [ 26 ] en comparación con los 1,5 V de los chips DDR3, y superan los 2 mil millones de transferencias de datos por segundo. Se esperaba que se introdujeran a frecuencias de 2133 MHz, estimadas para alcanzar un potencial de 4266 MHz [ 27 ] y con un voltaje reducido de 1,05 V [ 28 ] para 2013.     

DDR4 no duplicó nuevamente el ancho de prefetch interno, sino que utiliza el mismo prefetch de 8 n que DDR3. [ 29 ] Por lo tanto, será necesario intercalar lecturas de varios bancos para mantener ocupado el bus de datos.

En febrero de 2009, Samsung validó  chips DRAM de 40 nm, considerados un "paso significativo" hacia el desarrollo de DDR4 [ 30 ] ya que, en 2009, los chips DRAM actuales apenas comenzaban a migrar a un  proceso de 50 nm. [ 31 ] En enero de 2011, Samsung anunció la finalización y el lanzamiento para pruebas de un módulo DRAM DDR4  de 2048  MB y 30 nm [ 8 ] . Tiene un ancho de banda máximo de 2,13 Gbit/s a 1,2 V, utiliza tecnología de drenaje abierto pseudo y consume un 40 % menos de energía que un módulo DDR3 equivalente. [ 32 ] [ 33 ]  

DDR5

En marzo de 2017, JEDEC anunció que se estaba desarrollando un estándar DDR5, [ 34 ] pero no proporcionó detalles, salvo los objetivos de duplicar el ancho de banda de DDR4, reducir el consumo de energía y publicar el estándar en 2018. El estándar se publicó el 14 de julio de 2020. [ 35 ]

DDR6

Se trata de la futura serie de DDR SDRAM, y tiene como objetivo el año 2027. Tendrá una velocidad de 8.800–17.600 MT/s con cuatro canales de memoria y un ancho de banda de hasta 134,4  GB/s [ 36 ] .

Sucesores fallidos

Además de la DDR, se propusieron otras tecnologías de memoria para suceder a la SDR SDRAM.

Memoria DRAM Rambus (RDRAM)

La RDRAM era una tecnología propietaria que competía con la DDR. Su precio relativamente alto y su rendimiento decepcionante (debido a las altas latencias y a un canal de datos estrecho de 16 bits frente al canal de 64 bits de la DDR) provocaron que perdiera la carrera por suceder a la SDR SDRAM.

La SLDRAM ofrecía un rendimiento superior y competía con la RDRAM. Fue desarrollada a finales de la década de 1990 por el Consorcio SLDRAM, integrado por unos 20 importantes fabricantes de DRAM y de la industria informática. (El Consorcio SLDRAM se constituyó como SLDRAM Inc. y posteriormente cambió su nombre a Advanced Memory International, Inc.). La SLDRAM era un estándar abierto y no requería el pago de licencias. Sus especificaciones exigían un bus de 64 bits con una  frecuencia de reloj de 200, 300 o 400 MHz. Esto se lograba mediante la transmisión de todas las señales por la misma línea, evitando así el tiempo de sincronización de múltiples líneas. Al igual que la DDR SDRAM , la SLDRAM utiliza un bus de doble bombeo, lo que le confiere una velocidad efectiva de 400, [ 37 ] 600, [ 38 ] u 800 MT/s . (1 MT/s = 1000² transferencias por segundo) .    

La SLDRAM utilizaba un bus de comandos de 11 bits (10 bits de comando CA9:0 más una línea de indicador de inicio de comando) para transmitir paquetes de comandos de 40 bits en 4 flancos consecutivos de un reloj de comandos diferencial (CCLK/CCLK#). A diferencia de la SDRAM, no existían señales de selección por chip; a cada chip se le asignaba una ID al reiniciarse, y el comando contenía la ID del chip que debía procesarlo. Los datos se transferían en ráfagas de 4 u 8 palabras a través de un bus de datos de 18 bits (por chip), utilizando uno de dos relojes de datos diferenciales (DCLK0/DCLK0# y DCLK1/DCLK1#). A diferencia de la SDRAM estándar, el reloj era generado por la fuente de datos (el chip SLDRAM en el caso de una operación de lectura) y se transmitía en la misma dirección que los datos, lo que reducía considerablemente la desviación de datos. Para evitar la necesidad de una pausa cuando cambiaba la fuente del DCLK, cada comando especificaba qué par de DCLK utilizaría. [ 39 ]

El comando básico de lectura/escritura consistía en (comenzando con CA9 de la primera palabra):

  • 9 bits de ID de dispositivo
  • 6 bits de código de comando
  • 3 bits de la dirección bancaria
  • 10 u 11 bits de la dirección de fila
  • 5 o 4 bits disponibles para la expansión de filas o columnas.
  • 7 bits de la dirección de columna

Cada dispositivo tenía un identificador de 8 bits. El noveno bit del identificador enviado en los comandos se utilizaba para direccionar varios dispositivos. Se podía direccionar cualquier grupo alineado de tamaño potencia de 2. Si el bit más significativo transmitido estaba activado, todos los bits menos significativos, hasta el bit 0 (inclusive), de la dirección transmitida se ignoraban para determinar si el mensaje iba dirigido a mí. (Si el bit ID8 se considera menos significativo que el ID0, la coincidencia de direcciones unicast se convierte en un caso especial de este patrón).

Un comando de lectura/escritura tenía el bit más significativo desactivado:

  • CMD5=0
  • CMD4=1 para abrir (activar) la fila especificada; CMD4=0 para usar la fila actualmente abierta.
  • CMD3=1 para transferir una ráfaga de 8 palabras; CMD3=0 para una ráfaga de 4 palabras.
  • CMD2=1 para escritura, CMD2=0 para lectura
  • CMD1=1 para cerrar la fila después de este acceso; CMD1=0 para dejarla abierta.
  • CMD0 selecciona el par DCLK que se va a utilizar (DCLK1 o DCLK0).

Una omisión notable en la especificación fue la habilitación de escritura por byte; estaba diseñada para sistemas con cachés y memoria ECC , que siempre escriben en múltiplos de una línea de caché.

Los comandos adicionales (con CMD5 activado) abrían y cerraban filas sin transferencia de datos, realizaban operaciones de actualización, leían o escribían registros de configuración y llevaban a cabo otras operaciones de mantenimiento. La mayoría de estos comandos admitían un sub-ID adicional de 4 bits (enviado como 5 bits, utilizando la misma codificación de destino múltiple que el ID principal) que podía utilizarse para distinguir dispositivos a los que se les había asignado el mismo ID principal porque estaban conectados en paralelo y siempre se leían/escribían simultáneamente.

Existían varios registros de control de 8 bits y registros de estado de 32 bits para controlar diversos parámetros de temporización del dispositivo.

Memoria SDRAM de canal virtual (VCM)

VCM era un tipo de SDRAM propietario diseñado por NEC , pero lanzado como estándar abierto sin tarifas de licencia. Es compatible a nivel de pines con la SDRAM estándar, pero los comandos son diferentes. Esta tecnología era un competidor potencial de la RDRAM porque VCM era mucho menos costosa que la RDRAM. Un módulo de memoria de canal virtual (VCM) es mecánica y eléctricamente compatible con la SDRAM estándar, por lo que la compatibilidad con ambas depende únicamente de las capacidades del controlador de memoria . A finales de la década de 1990, varios chipsets de puente norte para PC (como los populares VIA KX133 y KT133 ) incluían compatibilidad con VCSDRAM.

VCM inserta una caché SRAM de 16 búferes de "canal", cada uno del tamaño de un "segmento" de 1/4 de fila, entre las filas del amplificador de detección de los bancos DRAM y los pines de E/S de datos. Los comandos "precarga" y "restauración", exclusivos de VCSDRAM, copian datos entre la fila del amplificador de detección de la DRAM y los búferes de canal, mientras que los comandos equivalentes de lectura y escritura de SDRAM especifican un número de canal al que acceder. De este modo, las lecturas y escrituras pueden realizarse independientemente del estado activo de la matriz DRAM, con el equivalente a cuatro filas completas de DRAM disponibles para el acceso simultáneamente. Esto supone una mejora con respecto a las dos filas disponibles en una SDRAM estándar de dos bancos. (De hecho, existe un decimoséptimo "canal ficticio" que se utiliza para algunas operaciones).

Para leer desde la VCSDRAM, después del comando activo, se requiere un comando de "precarga" para copiar datos desde la matriz de amplificadores de detección a la SDRAM del canal. Este comando especifica un banco, dos bits de dirección de columna (para seleccionar el segmento de la fila) y cuatro bits del número de canal. Una vez realizado esto, la matriz DRAM puede precargarse mientras continúan los comandos de lectura al búfer del canal. Para escribir, primero se escriben los datos en un búfer del canal (normalmente inicializado previamente mediante un comando de precarga), luego un comando de restauración, con los mismos parámetros que el comando de precarga, copia un segmento de datos del canal a la matriz de amplificadores de detección.

A diferencia de una escritura normal en SDRAM, que debe realizarse en una fila activa (abierta), el banco VCSDRAM debe estar precargado (cerrado) cuando se emite el comando de restauración. Un comando activo inmediatamente después del comando de restauración especifica la fila DRAM y completa la escritura en la matriz DRAM. Además, existe un decimoséptimo "canal ficticio" que permite escribir en la fila actualmente abierta. No se puede leer de él, pero se puede precargar, escribir y restaurar en la matriz de amplificadores de detección. [ 40 ] [ 41 ]

Aunque normalmente un segmento se restaura a la misma dirección de memoria desde la que se precargó, los búferes de canal también se pueden usar para copiar o borrar de forma muy eficiente grandes bloques de memoria alineados. (El uso de segmentos de un cuarto de fila se debe a que las celdas DRAM son más estrechas que las celdas SRAM). Los bits SRAM están diseñados para tener el ancho de cuatro bits DRAM y están convenientemente conectados a uno de los cuatro bits DRAM que abarcan. Los comandos adicionales precargan un par de segmentos a un par de canales, y un comando opcional combina precarga, lectura y precarga para reducir la sobrecarga de las lecturas aleatorias.

Los comandos anteriores están estandarizados por JEDEC. Los chips anteriores no admitían el canal ficticio ni la precarga de pares, y utilizaban una codificación diferente para la precarga.

Un bus de direcciones de 13 bits, como se ilustra aquí, es adecuado para un dispositivo de hasta 128  Mbit [ 8 ] . Tiene dos bancos, cada uno con 8192 filas y 8192 columnas. Por lo tanto, las direcciones de fila son de 13 bits, las direcciones de segmento son de dos bits y se requieren ocho bits de dirección de columna para seleccionar un byte de los 2048 bits (256 bytes) de un segmento.

Memoria RAM gráfica síncrona (SGRAM)

La memoria RAM gráfica síncrona (SGRAM) es una forma especializada de SDRAM para adaptadores gráficos. Está diseñada para tareas relacionadas con gráficos, como la memoria de texturas y los búferes de fotogramas , presentes en las tarjetas de vídeo . Incorpora funciones como el enmascaramiento de bits (escritura en un plano de bits específico sin afectar a los demás) y la escritura de bloques (relleno de un bloque de memoria con un solo color). A diferencia de la VRAM y la WRAM , la SGRAM tiene un solo puerto. Sin embargo, puede abrir dos páginas de memoria simultáneamente, lo que simula la naturaleza de doble puerto de otras tecnologías de memoria RAM de vídeo.

Las primeras memorias SGRAM conocidas son chips de 8  Mbit [ 8 ] que datan de 1994: el Hitachi HM5283206, presentado en noviembre de 1994, [ 42 ] y el NEC μPD481850, presentado en diciembre de 1994. [ 43 ] El primer dispositivo comercial conocido que utiliza SGRAM es la consola de videojuegos PlayStation (PS) de Sony , comenzando con el modelo japonés SCPH-5000 lanzado en diciembre de 1995, que utiliza el chip NEC μPD481850. [ 44 ] [ 45 ]

En comparación con la SDRAM, que es accesible por bytes, la SGRAM es accesible por bloques. [ 46 ]

Memoria SDRAM de doble velocidad de datos para gráficos (GDDR SDRAM)

La memoria SDRAM de doble velocidad de datos gráfica ( GDDR SDRAM ) es un tipo de DDR SDRAM especializada diseñada para usarse como memoria principal de las unidades de procesamiento gráfico (GPU). La GDDR SDRAM se distingue de los tipos de DDR SDRAM comerciales como la DDR3, aunque comparten algunas tecnologías centrales. Sus características principales son frecuencias de reloj más altas tanto para el núcleo DRAM como para la interfaz de E/S, lo que proporciona un mayor ancho de banda de memoria para las GPU. A partir de 2025, existen nueve generaciones sucesivas de GDDR: GDDR2 , GDDR3 , GDDR4 , GDDR5 , GDDR5X , GDDR6 , GDDR6X , GDDR6W y GDDR7 .

GDDR se conocía inicialmente como DDR SGRAM. Fue introducido comercialmente como un chip de memoria de 16 Mbit [ 8 ] por Samsung Electronics en 1998. [ 10 ] 

Memoria de alto ancho de banda (HBM)

La memoria de alto ancho de banda (HBM) es una interfaz de RAM de alto rendimiento para SDRAM apilada en 3D de Samsung , AMD y SK Hynix . Está diseñada para usarse junto con aceleradores gráficos y dispositivos de red de alto rendimiento. [ 47 ] El primer chip de memoria HBM fue producido por SK Hynix en 2013. [ 48 ]

Cronología

SDRAM

SGRAM

HBM

Véase también

  • GDDR (memoria gráfica DDR) y sus subtipos GDDR2 , GDDR3 , GDDR4 , GDDR5 , GDDR6 y GDDR7.
  • Lista de anchos de banda de los dispositivos
  • Detección de presencia en serie : EEPROM con datos de temporización en módulos SDRAM.
  • Tutorial de SDRAM : sitio web Flash creado por estudiantes de la Universidad de Tel Aviv.
  • Una revisión concisa pero exhaustiva de la arquitectura/terminología de la SDRAM y las dependencias de temporización de comandos en High-Performance DRAM System Design Constraints and Considerations , una tesis de maestría de la Universidad de Maryland.

Referencias

  1. ↑ P. Darche (2020). Microprocesador: Prolegómenos – Funciones de cálculo y almacenamiento – Modelos de cálculo y computación . John Wiley & Sons. pág.  59. ISBN 9781786305633.
  2. ↑ B. Jacob; SW Ng; DT Wang (2008). Sistemas de memoria: caché, DRAM, disco . Morgan Kaufmann. pág. 324. ISBN  9780080553849.
  3. ↑ Jacob, B.; Ng, SW; Wang, DT (2008). Sistemas de memoria: caché, DRAM, disco . Morgan Kaufmann. pág. 333. ISBN  9780080553849.
  4. ^ Kalter, HL; Grapadora, CH; Barth, JE; Dilorenzo, J.; Drake, CE; Fifield, JA; Kelley, Georgia; Lewis, Carolina del Sur; van der Hoeven, WB; Jankosky, JA (1990). "Una DRAM de 16 Mb de 50 ns con una velocidad de datos de 10 ns y ECC en chip". Revista IEEE de circuitos de estado sólido . 25 (5): 1118. Código Bib : 1990IJSSC..25.1118K . doi : 10.1109/4.62132 .
  5. 1 2 3 "Diseño electrónico" . Diseño electrónico . 41 ( 15–21 ). Hayden Publishing Company. 1993. La primera DRAM síncrona comercial, la Samsung KM48SL2000 de 16 Mbit, emplea una arquitectura de banco único que permite a los diseñadores de sistemas pasar fácilmente de sistemas asíncronos a síncronos.
  6. 1 2 "Hoja de datos KM48SL2000-7" . Samsung . Agosto de 1992. Archivado del original el 20 de junio de 2019. Recuperado el 19 de junio de 2019 .
  7. ↑ "Análisis de la memoria DDR3 de perfil bajo PC3-12800 de 30 nm verde de Samsung y 1,35 V" . TechPowerUp . 8 de marzo de 2012. Archivado del original el 8 de julio de 2019. Consultado el 25 de junio de 2019 .
  8. 1 2 3 4 5 6 7 8 9 10 11 Aquí, K , M , G o T se refieren a los prefijos binarios basados ​​en potencias de 1024.
  9. 1 2 3 4 "Samsung Electronics desarrolla la primera SDRAM de 128 Mb con opción de fabricación DDR/SDR" . Samsung Electronics . Samsung . 10 de febrero de 1999. Archivado del original el 24 de junio de 2019. Recuperado el 23 de junio de 2019 .
  10. 1 2 3 4 "Samsung Electronics lanza memorias SGRAM DDR de 16M súper rápidas" . Samsung Electronics . Samsung . 17 de septiembre de 1998. Archivado del original el 24 de junio de 2019. Recuperado el 23 de junio de 2019 .
  11. 1 2 3 4 "Samsung presenta el primer prototipo de memoria DDR 3 del mundo" . Phys.org . 17 de febrero de 2005. Archivado del original el 1 de octubre de 2023. Consultado el 23 de junio de 2019 .
  12. 1 2 3 "Historia: década de 1990" . az5miao . Consultado el 4 de abril de 2022 .
  13. ↑ " Hoja de datos de la memoria SDRAM DDR Nanya de 256 MB" (PDF) . Intel . Abril de 2003. Archivado (PDF) del original el 24 de septiembre de 2015. Consultado el 2 de agosto de 2015 . 
  14. ↑ Micron, Funcionalidad general de la memoria DDR SDRAM, Nota técnica, TN-46-05
  15. 1 2 3 Graham, Allan (12 de enero de 2007). "Perspectivas para las DRAM en la electrónica de consumo" . EDN . AspenCore Media. Archivado del original el 13 de abril de 2021. Recuperado el 13 de abril de 2021 .
  16. ↑ "Catálogo de piezas SDRAM" . Archivado del original el 23/11/2007 . Consultado el 28/09/2007 .070928 micron.com
  17. ↑ "¿Qué es la memoria DDR?" . 26 de septiembre de 2006. Archivado del original el 21 de marzo de 2012.
  18. ↑ Thomas Soderstrom (5 de junio de 2007). "Sueños imposibles: Comparación de seis placas base P35-DDR3" . Tom's Hardware .
  19. ↑ "AMD adoptará DDR3 en tres años" . 28 de noviembre de 2005.
  20. ↑ Wesly Fink (20 de julio de 2007). "Super Talento y EQUIPO: ¡DDR3-1600 ya está aquí!" . Anandtech.{{cite web}}: CS1 maint: servicio de archivado obsoleto ( enlace )
  21. ↑ Jennifer Johnson (24 de abril de 2012). "G.SKILL anuncia un kit de memoria DDR3 para Ivy Bridge" . HotHardware . Archivado del original el 3 de diciembre de 2013. Consultado el 16 de septiembre de 2012 .
  22. ↑ "Según informes, los fabricantes de DRAM planean cesar la producción de DDR3 y DDR4 a finales de 2025" . DIGITIMES . 18 de febrero de 2025. Archivado del original el 28 de diciembre de 2025. Consultado el 10 de enero de 2026 .
  23. ↑ "DDR4 PDF página 23" (PDF) . Archivado (PDF) del original el 1 de abril de 2010. Recuperado el 12 de septiembre de 2008 .
  24. ↑ "No se espera DDR4 hasta 2015" . semiaccurate.com . 16 de agosto de 2010. Archivado del original el 20 de mayo de 2011. Consultado el 27 de enero de 2011 .
  25. ↑ "IDF: "DDR3 no alcanzará a DDR2 durante 2009"" . Alphr . Archivado del original el 2 de abril de 2009 . Recuperado el 12 de septiembre de 2008 .
  26. ↑ "heise online – IT-News, Nachrichten und Hintergründe" . Heise en línea . Archivado desde el original el 4 de diciembre de 2008 . Consultado el 12 de septiembre de 2008 .
  27. ↑ "La memoria DDR4 de próxima generación alcanzará los 4,266 GHz – Informe" . Xbitlabs.com. 16 de agosto de 2010. Archivado del original el 19 de diciembre de 2010. Consultado el 3 de enero de 2011 .
  28. ↑ "IDF: Memoria DDR4 prevista para 2012" (en alemán). hardware-infos.com. Archivado del original el 13 de julio de 2009. Consultado el 16 de junio de 2009 .
  29. ↑ "JEDEC anuncia los atributos clave del próximo estándar DDR4" (Comunicado de prensa). JEDEC . 22 de agosto de 2011. Archivado del original el 21 de septiembre de 2011. Consultado el 6 de enero de 2011 .
  30. ↑ Gruener, Wolfgang (4 de febrero de 2009). "Samsung insinúa la llegada de DDR4 con la primera DRAM de 40 nm validada" . tgdaily.com. Archivado del original el 24 de mayo de 2009. Consultado el 16 de junio de 2009 . 
  31. ↑ Jansen, Ng (20 de enero de 2009). "DDR3 será más barato y rápido en 2009" . dailytech.com. Archivado del original el 22 de junio de 2009. Consultado el 17 de junio de 2009 .
  32. ↑ "Samsung desarrolla la primera DRAM DDR4 de la industria, utilizando tecnología de 30 nm" . Samsung. 4 de enero de 2011. Archivado del original el 16 de julio de 2011. Consultado el 13 de marzo de 2011 .
  33. ↑ "Samsung desarrolla memoria DDR4, hasta un 40 % más eficiente" . TechSpot . 4 de enero de 2011. Archivado del original el 9 de diciembre de 2011. Consultado el 5 de enero de 2011 .
  34. ↑ "Estándares JEDEC DDR5 y NVDIMM-P en desarrollo" (Comunicado de prensa). JEDEC . 30 de marzo de 2017. Archivado del original el 16 de junio de 2018. Consultado el 1 de abril de 2017 .
  35. ↑ Smith, Ryan (14 de julio de 2020). "Se publican las especificaciones de la memoria DDR5: preparando el terreno para la DDR5-6400 y más allá" . AnandTech . Archivado del original el 14 de julio de 2020. Consultado el 15 de julio de 2020 .
  36. ↑ "La memoria DDR6 llegará en 2027 con velocidades de 8.800 a 17.600 MT/s" . TechPowerUp . Archivado del original el 7 de mayo de 2026. Consultado el 1 de junio de 2026 .
  37. ↑ Dean Kent (24/10/1998), Guía de RAM: SLDRAM , Tom's Hardware, archivado del original el 18/10/2012 , consultado el 1/01/2011
  38. ↑ Hyundai Electronics (20/12/1997), HYSL8M18D600A 600 Mb/s/pin 8M x 18 SLDRAM (PDF) (hoja de datos), archivado del original (PDF) el 26/04/2012 , recuperado el 27/12/2011.
  39. ↑ SLDRAM Inc. (1998-07-09), SLD4M18DR400 400 Mb/s/pin 4M x 18 SLDRAM (PDF) (hoja de datos), págs. 32–33 , archivado del original (PDF) el 26-04-2012 , recuperado el 27-12-2011 
  40. ↑ Siemens Semiconductor Group, HYB39V64x0yT SDRAM de canal virtual de 64 Mbit (PDF) , archivado (PDF) del original el 12/11/2018
  41. ↑ NEC (1999), Hoja de datos preliminar de SDRAM VirtualChannel de 128 MBIT (PDF) , archivada (PDF) del original el 3 de diciembre de 2013 , consultada el 17 de julio de 2012.
  42. 1 2 Hoja de datos HM5283206 . Hitachi . 11 de noviembre de 1994. Archivado del original el 5 de febrero de 2021. Recuperado el 10 de julio de 2019 .
  43. 1 2 Hoja de datos μPD481850 . NEC . 6 de diciembre de 1994 . Consultado el 10 de julio de 2019 .
  44. ↑ "PU-18" . PSXDEV . Archivado del original el 3 de mayo de 2023. Recuperado el 10 de julio de 2019 .
  45. 1 2 Memoria específica para aplicaciones de NEC . NEC . Otoño de 1995. pág. 359. Consultado el 21 de junio de 2019 . 
  46. ↑ "GDDR6 de máximo rendimiento y mayor ancho de banda" (PDF) . Archivado del original (PDF) el 3 de junio de 2025.
  47. ↑ Tendencias de ISSCC 2014 Archivadas el 6 de febrero de 2015 en la página 118 de Wayback Machine "DRAM de alto ancho de banda" 
  48. 1 2 3 4 5 6 "Historia: década de 2010" . az5miao . Archivado del original el 5 de abril de 2022. Recuperado el 4 de abril de 2022 .
  49. 1 2 "MSM5718C50/MD5764802" (PDF) . Oki Semiconductor . Febrero de 1999. Archivado (PDF) del original el 21 de junio de 2019. Recuperado el 21 de junio de 2019 .
  50. ↑ "Especificaciones técnicas de Ultra 64". Next Generation . N.° 14. Imagine Media . Febrero de 1996. pág. 40.  
  51. 1 2 3 "Memoria" . STOL (Semiconductor Technology Online) . Archivado del original el 2 de noviembre de 2023. Recuperado el 25 de junio de 2019 .
  52. ↑ "Direct RDRAM" (PDF) . Rambus . 12 de marzo de 1998. Archivado (PDF) del original el 21 de junio de 2019. Consultado el 21 de junio de 2019 .
  53. 1 2 "Historia" . Samsung Electronics . Samsung . Archivado del original el 19 de junio de 2019. Recuperado el 19 de junio de 2019 .
  54. 1 2 "EL MOTOR DE EMOCIONES Y EL SINTETIZADOR DE GRÁFICOS UTILIZADOS EN EL NÚCLEO DE PLAYSTATION SE CONVIERTEN EN UN SOLO CHIP" (PDF) . Sony . 21 de abril de 2003. Archivado (PDF) del original el 27 de febrero de 2017. Consultado el 26 de junio de 2019 .
  55. 1 2 3 4 5 6 7 "Historia: década de 2000" . az5miao . Archivado del original el 4 de abril de 2022. Recuperado el 4 de abril de 2022 .
  56. ↑ "Samsung desarrolla la memoria SRAM DDR3 más rápida del sector para aplicaciones de EDP y redes de alto rendimiento" . Samsung Semiconductor . Samsung . 29 de enero de 2003. Archivado del original el 10 de julio de 2019. Consultado el 25 de junio de 2019 .
  57. ↑ "Elpida envía módulos DDR2 de 2 GB" . The Inquirer . 4 de noviembre de 2003. Archivado del original el 10 de julio de 2019. Consultado el 25 de junio de 2019 .
  58. ↑ "Samsung presenta la primera SDRAM DDR2 de 2 gigabits de la industria" . Samsung Semiconductor . Samsung . 20 de septiembre de 2004. Archivado del original el 10 de julio de 2019. Consultado el 25 de junio de 2019 .
  59. ^ "ソニー、65nm対応の半導体設備を導入。3年間で2,000億円の投資" . pc.watch.impress.co.jp . Archivado desde el original el 13 de agosto de 2016.
  60. ↑ Ingenieros de ATI a través de Dave Baumann de Beyond 3D
  61. ↑ "Nuestra orgullosa herencia de 2000 a 2009" . Samsung Semiconductor . Samsung . Consultado el 25 de junio de 2019 .
  62. ↑ "Los chips DDR3 de 2 GB y 50 nm de Samsung son los más pequeños de la industria" . SlashGear . 29 de septiembre de 2008. Archivado del original el 10 de julio de 2019. Consultado el 25 de junio de 2019 .
  63. ↑ "Nuestra orgullosa herencia desde 2010 hasta ahora" . Samsung Semiconductor . Samsung . Archivado del original el 26 de junio de 2019. Consultado el 25 de junio de 2019 .
  64. ↑ "Samsung Electronics anuncia la primera memoria DRAM LPDDR5 de 8 Gb de la industria para aplicaciones móviles 5G e IA" . Samsung . 17 de julio de 2018. Archivado del original el 8 de julio de 2019. Consultado el 8 de julio de 2019 .
  65. ↑ "Samsung lanza una memoria RAM DDR4 de 256 GB de gran capacidad" . Tom's Hardware . 6 de septiembre de 2018. Archivado del original el 18 de julio de 2019. Consultado el 4 de abril de 2022 .
  66. ↑ "Hitachi HM5283206FP10 8Mbit SGRAM" (PDF) . Institución Smithsoniana . Archivado (PDF) del original el 16 de julio de 2003. Consultado el 10 de julio de 2019 .
  67. ↑ Hoja de datos UPD4811650 . NEC . Diciembre de 1997. Archivado del original el 5 de febrero de 2021. Consultado el 10 de julio de 2019 .
  68. ↑ Takeuchi, Kei (1998). "RAM GRÁFICA SÍNCRONA DE 16 MBIT: μPD4811650" . NEC Device Technology International (48). Archivado del original el 5 de febrero de 2021. Recuperado el 10 de julio de 2019 .
  69. ↑ "Samsung anuncia el primer SGRAM de 222 MHz y 32 Mbit del mundo para gráficos 3D y aplicaciones de redes" . Samsung Semiconductor . Samsung . 12 de julio de 1999. Archivado del original el 10 de julio de 2019. Consultado el 10 de julio de 2019 .
  70. 1 2 "Samsung Electronics anuncia memoria GDDR2 de 256 Mb compatible con JEDEC para gráficos 3D" . Samsung Electronics . Samsung . 28 de agosto de 2003. Archivado del original el 26 de junio de 2019. Consultado el 26 de junio de 2019 .
  71. ↑ "Hoja de datos K4D553238F" . Samsung Electronics . Marzo de 2005. Archivado del original el 5 de febrero de 2021. Consultado el 10 de julio de 2019 .
  72. ↑ "Samsung Electronics desarrolla la primera DRAM gráfica GDDR4 ultrarrápida de la industria" . Samsung Semiconductor . Samsung . 26 de octubre de 2005. Archivado del original el 8 de julio de 2019. Consultado el 8 de julio de 2019 .
  73. ↑ "Hoja de datos K4W1G1646G-BC08" (PDF) . Samsung Electronics . Noviembre de 2010. Archivado (PDF) del original el 24 de enero de 2022. Consultado el 10 de julio de 2019 .
  74. ↑ Shilov, Anton (29 de marzo de 2016). "Micron comienza a tomar muestras de la memoria GDDR5X y revela las especificaciones de los chips" . AnandTech . Archivado del original el 30 de marzo de 2016. Consultado el 16 de julio de 2019 .
  75. ↑ "Samsung Electronics comienza a producir la primera memoria GDDR6 de 16 gigabits de la industria para sistemas gráficos avanzados" . Samsung . 18 de enero de 2018. Archivado del original el 20 de junio de 2019. Consultado el 15 de julio de 2019 .
  76. ↑ Killian, Zak (18 de enero de 2018). "Samsung pone en marcha sus fábricas para la producción en masa de memoria GDDR6" . Informe técnico. Archivado del original el 19 de enero de 2018. Consultado el 18 de enero de 2018 .
  77. ↑ "Samsung comienza a producir la memoria GDDR6 más rápida del mundo" . Wccftech . 18 de enero de 2018. Archivado del original el 3 de julio de 2019. Consultado el 16 de julio de 2019 .
  78. 1 2 Shilov, Anton (19 de julio de 2017). "Samsung aumenta los volúmenes de producción de chips HBM2 de 8 GB debido a la creciente demanda" . AnandTech . Archivado del original el 20 de julio de 2017. Recuperado el 29 de junio de 2019 .
  79. ↑ "HBM" . Samsung Semiconductor . Samsung . Archivado del original el 16 de julio de 2019. Consultado el 16 de julio de 2019 .
  • Comprender los tiempos de la RAM , mayo de 2011, Hardware Secrets
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