PCI Express

Los dispositivos PCI Express se comunican mediante una conexión lógica llamada interconexión ^{[ 10 ]} o enlace . Un enlace es un canal de comunicación punto a punto entre dos puertos PCI Express que permite a ambos enviar y recibir solicitudes PCI ordinarias (configuración, E/S o lectura/escritura de memoria) e interrupciones ( INTx , MSI o MSI-X ). A nivel físico, un enlace se compone de uno o más carriles . ^{[ 10 ]} Los periféricos de baja velocidad (como una tarjeta Wi-Fi 802.11 ) utilizan un enlace de un solo carril (×1), mientras que un adaptador gráfico normalmente utiliza un enlace de 16 carriles (×16) mucho más amplio y, por lo tanto, más rápido.

Un carril se compone de dos pares de señalización diferencial , uno para recibir datos y otro para transmitirlos. Por lo tanto, cada carril se compone de cuatro cables o trazas de señal . Conceptualmente, cada carril se utiliza como un flujo de bytes dúplex completo , transportando paquetes de datos en formato de "byte" de ocho bits simultáneamente en ambas direcciones entre los puntos finales de un enlace. ^{[ 11 ]} Los enlaces físicos PCI Express pueden contener 1, 4, 8 o 16 carriles. ^{[ 12 ] [ 6 ] : 4, 5 [ 10 ]} El número de carriles se escribe con el prefijo "x" (por ejemplo, "×8" representa una tarjeta o ranura de ocho carriles), siendo ×16 el tamaño más grande de uso común. ^{[ 13 ]} Los tamaños de los carriles también se denominan "ancho" o "por", por ejemplo, una ranura de ocho carriles podría denominarse "por 8" o "de 8 carriles de ancho".

Para conocer los tamaños de las tarjetas mecánicas, consulte a continuación .

Se optó por la arquitectura de bus serie enlazado en lugar del bus paralelo tradicional debido a las limitaciones inherentes de este último, como la operación semidúplex , el exceso de señales y un ancho de banda inherentemente menor debido a la desviación de tiempo . La desviación de tiempo se produce cuando las señales eléctricas separadas dentro de una interfaz paralela viajan a través de conductores de diferentes longitudes, en capas de la placa de circuito impreso (PCB) potencialmente diferentes y a velocidades de señal posiblemente diferentes . A pesar de transmitirse simultáneamente como una sola palabra , las señales en una interfaz paralela tienen diferentes duraciones de viaje y llegan a sus destinos en momentos diferentes. Cuando el período del reloj de la interfaz es menor que la mayor diferencia de tiempo entre las llegadas de las señales, la recuperación de la palabra transmitida ya no es posible. Dado que la desviación de tiempo en un bus paralelo puede alcanzar unos pocos nanosegundos, la limitación de ancho de banda resultante se sitúa en el rango de cientos de megahercios.

Una interfaz serie no presenta desfase temporal porque solo hay una señal diferencial en cada dirección dentro de cada carril, y no hay señal de reloj externa, ya que la información de reloj está integrada en la propia señal serie. Por lo tanto, las limitaciones típicas de ancho de banda en las señales serie se encuentran en el rango de los multigigahercios. PCI Express es un ejemplo de la tendencia general a reemplazar los buses paralelos con interconexiones serie; otros ejemplos incluyen Serial ATA (SATA), USB , Serial Attached SCSI (SAS), FireWire (IEEE 1394) y RapidIO . En vídeo digital, los ejemplos de uso común son DVI , HDMI y DisplayPort , pero estos fueron reemplazos de VGA analógico, no de un bus paralelo.

El diseño serial multicanal aumenta la flexibilidad gracias a su capacidad para asignar menos carriles a los dispositivos más lentos.

Un conmutador PCIe es similar a un conmutador de red , con la diferencia de que funciona con conexiones PCIe. En la topología de árbol, hay un puerto ascendente que se conecta a un dispositivo de nivel superior (otro conmutador o directamente a un bus PCIe) y varios puertos descendentes . El conmutador se encarga de recibir un paquete de un puerto y reenviarlo a otro puerto adecuado. Mediante la conmutación de paquetes, el ancho de banda se comparte eficazmente entre varios puertos descendentes (en comparación con la bifurcación de carril estática). Una topología multihost más avanzada contiene varios puertos ascendentes. ^{[ 15 ]}

Una tarjeta de expansión PCI Express cabe en una ranura de su tamaño físico o mayor (siendo ×16 el tamaño máximo utilizado), pero puede que no quepa en una ranura PCI Express más pequeña; por ejemplo, una tarjeta ×16 puede que no quepa en una ranura ×4 u ×8. Algunas ranuras utilizan conectores abiertos para permitir tarjetas físicamente más largas y negociar la mejor conexión eléctrica y lógica disponible.

El número de carriles conectados a una ranura puede ser menor que el que admite el tamaño físico de la ranura. Por ejemplo, una ranura ×16 que funciona a ×4 acepta tarjetas ×1, ×2, ×4, ×8 o ×16, pero solo proporciona cuatro carriles. Su especificación puede indicar "×16 (modo ×4)" o "×16 (señal ×4)", aunque también es común la notación "mecánica @ eléctrica" ​​(por ejemplo, "×16  @  ×4"). La ventaja es que estas ranuras admiten una mayor variedad de tarjetas PCI Express sin necesidad de que el hardware de la placa base admita la velocidad de transferencia completa. Los tamaños mecánicos estándar son ×1, ×4, ×8 y ×16. Las tarjetas que utilizan un número de carriles distinto al de los tamaños mecánicos estándar deben adaptarse físicamente al siguiente tamaño mecánico superior (por ejemplo, una tarjeta ×2 utiliza el tamaño ×4, o una tarjeta ×12 utiliza el tamaño ×16).

Las tarjetas se diseñan y fabrican en diversos tamaños. Por ejemplo, las unidades de estado sólido (SSD) que se presentan en forma de tarjetas PCI Express suelen utilizar HHHL (media altura, media longitud) y FHHL (altura completa, media longitud) para describir las dimensiones físicas de la tarjeta. El concepto de alturas y longitudes "completas" y "medias" se hereda del PCI convencional. ^{[ 16 ] [ 17 ]}

Las longitudes indicadas junto a la longitud completa no constituyen un estándar PCIe, sino un acuerdo entre fabricantes. La longitud media proporciona espacio suficiente para un conector ×16. Por debajo de este valor, es necesario utilizar conectores de datos más estrechos.

Estas dimensiones se pueden combinar libremente, pero las dimensiones más grandes tienden a aparecer juntas.

Existe una distancia fija de 57,15 milímetros (2,250 pulgadas) entre la muesca clave del conector (el borde central que conecta los datos y la alimentación) y el extremo de la tarjeta, que puede estar cubierto por una placa con un orificio para tornillo para su instalación en la carcasa del ordenador. Esta longitud fija garantiza que las tarjetas no sobresalgan del chasis. 

La distancia entre ranuras es exactamente de 0,8 pulgadas (20 mm) en las placas base ATX . 

Para obtener más especificaciones sobre la ranura, consulte la sección #Capa física a continuación.

Fuerza

Potencia de ranura

Todas las tarjetas PCI Express pueden consumir hasta3 A  en+3,3 V  (9,9 W  ). La cantidad de +12  V y la potencia total que pueden consumir dependen del factor de forma y la función de la tarjeta: ^{[ 31 ] : 35–36 [ 32 ] [ 33 ]}

• Las tarjetas ×1 están limitadas a 0,5  A a +12  V (6  W) y 10  W combinados.
• Las tarjetas de ×4 y de mayor ancho están limitadas a 2,1  A a +12  V (25  W) y 25  W combinados.
• Una tarjeta ×1 de tamaño completo puede consumir hasta el  límite de 25 W después de la inicialización y la configuración del software como dispositivo de alta potencia.
• Una tarjeta gráfica ×16 de tamaño completo puede consumir hasta 5,5  A a +12  V (66  W) y 75  W combinados después de la inicialización y la configuración del software como un dispositivo de alta potencia. ^{[ 26 ] : 38–39}

Conectores de alimentación de 6 y 8 pines

Los conectores opcionales añaden75 W  (6 pines) o150 W  (8 pines) de  potencia de +12 V para hasta300 W  en total ( 2 a 75  W + 1 a 150  W ).

• El pin Sense0 está conectado a tierra mediante el cable o la fuente de alimentación, o queda flotando en la placa si no hay ningún cable conectado.
• El pin Sense1 está conectado a tierra mediante el cable o la fuente de alimentación, o queda flotando en la placa si el cable no está conectado.

Algunas tarjetas utilizan dos conectores de 8 pines, lo que permite  un total de 375 W ( 1 a 75  W + 2 a 150  W ). Esto se estandarizó recientemente en el PCI Express 4.0 CEM de 2018, aunque ya se utilizaba antes. ^{[ 18 ]} El conector PCI Express de 8 pines no debe confundirse con el conector EPS12V , que se utiliza principalmente para alimentar sistemas SMP y multinúcleo. Los conectores de alimentación son variantes de los conectores de la serie Molex Mini-Fit Jr. ^{[ 34 ]}

1. ↑ Cuando se conecta un conector de 6 pines a un receptáculo de 8 pines, la tarjeta recibe una notificación de Sense1 faltante de que solo puede usar hasta 75 W.

Conector 12VHPWR

El conector 12VHPWR de 16 pines es un estándar para conectar unidades de procesamiento gráfico (GPU) a fuentes de alimentación de computadoras con una potencia de hasta 600  W. Fue introducido por Nvidia en 2022 para reemplazar los conectores de alimentación anteriores de 6 y 8 pines para GPU. El objetivo declarado era satisfacer los crecientes requisitos de energía de las GPU de Nvidia. El conector fue adoptado formalmente como parte de PCI Express 5. ^{[ 39 ]}

El conector fue reemplazado por una revisión menor llamada 12V-2x6, introducida en 2023 con PCIe CEM 5.1 y PCIe ECN 6.0, ^{[ 40 ] [ 41 ]} que cambió los zócalos del lado de la GPU y la PSU para asegurar que los pines de detección solo hagan contacto si los pines de alimentación están correctamente colocados. Los cables y sus conectores permanecieron sin cambios. ^{[ 42 ]} El cambio tiene como objetivo evitar el derretimiento debido a un contacto parcial, pero se siguieron reportando casos de derretimiento en GPU con este nuevo zócalo. ^{[ 43 ]} Hay un cambio significativo en la negociación de energía con la adición de un nuevo pin de detección. ^{[ 44 ]}

Los conectores 12VHPWR están marcados con un símbolo "H+", mientras que los conectores 12V-2x6 están marcados con un símbolo "H++". ^{[ 45 ]}

Conector 48VHPWR

En 2021, la especificación PCIe Card Electromechanical (CEM, pronunciada como "chem" en "chemistry") introdujo un conector para 48 voltios con dos contactos conductores de corriente y cuatro pines de detección. Se mantuvo en PCIe-CEM 5.1 de 2023. ^{[ 46 ]} Los contactos están clasificados para una corriente continua de 15 amperios. El conector 48VHPWR puede soportar 720 vatios.

Posteriormente se eliminó y se introdujo un conector incompatible de 48 V 1×2 en el lugar donde Sense0 y Sense1 se encuentran más alejados entre sí.

Excursión de potencia

La excursión de potencia se refiere a picos cortos de consumo de energía que superan el nivel de potencia máxima nominal (sostenida). Desde una actualización del Aviso de Cambio de Ingeniería (ECN) de PCIe-CEM 5.0, los conectores de alimentación adicionales deben ser capaces de manejar un consumo de energía de 100 microsegundos a 3 veces la potencia máxima sostenida, reduciéndose a 1 vez en el nivel de ventana de 1 segundo siguiendo una línea logarítmica. Desde PCIe-ECM 5.1, la potencia de la ranura tiene una expansión de excursión similar a 2,5 veces durante 100  μs. En CEM 5.1, el límite de excursión adicional solo se proporciona después de la configuración del software, específicamente el mensaje Set_​Slot_​Power_​Limit. El ECN forma parte de ATX 3.0 y PCIe CEM 5.1 forma parte de ATX 3.1. ^{[ 47 ]}

La tarjeta PCI Express Mini Card (también conocida como Mini PCI Express , Mini PCIe , Mini PCI-E , mPCIe y PEM ), basada en PCI Express, es un reemplazo para el formato Mini PCI . Es desarrollada por PCI-SIG . El dispositivo host admite conectividad PCI Express y USB  2.0, y cada tarjeta puede usar cualquiera de los dos estándares. La mayoría de las computadoras portátiles fabricadas entre 2005 y 2013 usan Mini PCI Express para tarjetas de expansión; sin embargo, a partir de 2015, muchos proveedores han optado por utilizar el nuevo formato M.2 para este propósito. ^{[ 48 ]}

Debido a sus diferentes dimensiones, las tarjetas PCI Express Mini no son físicamente compatibles con las ranuras PCI Express estándar de tamaño completo; sin embargo, existen adaptadores pasivos que permiten utilizarlas en ranuras de tamaño completo. ^{[ 49 ]}

Variante Mini-SATA (mSATA)

A pesar de compartir el formato Mini PCI Express, una ranura mSATA no es necesariamente compatible eléctricamente con Mini PCI Express. Por esta razón, solo ciertos portátiles son compatibles con unidades mSATA. La mayoría de los sistemas compatibles se basan en la arquitectura de procesador Sandy Bridge de Intel, utilizando la plataforma Huron River. Portátiles como las series ThinkPad T, W y X de Lenovo, lanzadas entre marzo y abril de 2011, admiten una tarjeta SSD mSATA en su ranura para tarjeta WWAN . Los ThinkPad Edge E220s/E420s y los Lenovo IdeaPad Y460/Y560/Y570/Y580 también admiten mSATA. ^{[ 52 ]} Por el contrario, la serie L, entre otras, solo puede admitir tarjetas M.2 que utilizan el estándar PCIe en la ranura WWAN.

Algunos portátiles (en particular el Asus Eee PC , el Apple MacBook Air y los Dell mini9 y mini10) utilizan una variante de la tarjeta PCI Express Mini como SSD . Esta variante utiliza los pines reservados y varios no reservados para implementar el paso de la interfaz SATA e IDE, manteniendo intactos solo los puertos USB, las líneas de tierra y, a veces, el bus PCIe ×1 principal. ^{[ 53 ]} Esto hace que las unidades flash y de estado sólido "miniPCIe" vendidas para netbooks sean en gran medida incompatibles con las implementaciones PCI Express Mini auténticas.

Además, la típica SSD miniPCIe de Asus mide 71  mm de largo, lo que provoca que el  modelo de Dell de 51 mm se denomine a menudo (erróneamente) de media longitud.  En 2009 se anunció una verdadera SSD Mini PCIe de 51 mm, con dos capas de PCB apiladas que permiten una mayor capacidad de almacenamiento. El diseño anunciado conserva la interfaz PCIe, lo que la hace compatible con la ranura mini PCIe estándar. Aún no se ha desarrollado ningún producto funcional.

Intel cuenta con numerosas placas base para ordenadores de sobremesa con ranura PCIe ×1 Mini-Card que, por lo general, no admiten unidades SSD mSATA. En el sitio web de soporte de Intel se proporciona una lista de placas base que admiten mSATA de forma nativa en la ranura PCIe ×1 Mini-Card (normalmente multiplexada con un puerto SATA). ^{[ 54 ]}

M.2 reemplaza el estándar mSATA y Mini PCIe. ^{[ 55 ]} Las interfaces de bus de computadora proporcionadas a través del conector M.2 son PCI Express 3.0 o superior (hasta cuatro carriles), Serial ATA 3.0 y USB 3.0 (un único puerto lógico para cada una de las dos últimas). Corresponde al fabricante del host o dispositivo M.2 elegir qué interfaces admitir, según el nivel de compatibilidad deseado y el tipo de dispositivo.

Las especificaciones del cableado externo PCI Express (también conocido como PCI Express externo , PCI Express cableado o ePCIe ) fueron publicadas por el PCI-SIG en febrero de 2007. ^{[ 56 ] [ 57 ]}

Se han definido cables y conectores estándar para anchos de enlace de ×1, ×4, ×8 y ×16, con una velocidad de transferencia de 250  MB/s por carril. El PCI-SIG también prevé que la norma evolucione hasta alcanzar los 500  MB/s, como en PCI Express 2.0. Un ejemplo de las aplicaciones de PCI Express cableado es una carcasa metálica que contiene varias ranuras PCIe y un circuito adaptador de PCIe a ePCIe. Este dispositivo no habría sido posible sin la especificación ePCIe.

Numerosos otros formatos utilizan, o pueden utilizar, PCIe. Estos incluyen:

• Tarjeta de baja altura
• ExpressCard : Sucesor del formato PC Card (con PCIe ×1 y USB 2.0; conexión en caliente).
• Módulo PCI Express: Un formato modular de conexión en caliente definido para servidores y estaciones de trabajo.
• Tarjeta XQD : un estándar de tarjeta flash basado en PCI Express de la CompactFlash Association con PCIe ×2
• Tarjeta CFexpress : Una tarjeta de memoria flash basada en PCI Express de la CompactFlash Association en tres formatos que admiten de 1 a 4 carriles PCIe.
• Tarjeta SD: El bus SD Express , introducido en la versión 7.0 de la especificación SD, utiliza un enlace PCIe ×1.
• XMC : Similar al formato CMC / PMC (VITA 42.3)
• AdvancedTCA : Un complemento para CompactPCI para aplicaciones de mayor tamaño; admite topologías de plano posterior basadas en serie.
• AMC : Complemento de la especificación AdvancedTCA ; admite módulos de procesador y E/S en placas ATCA (PCIe ×1, ×2, ×4 u ×8).
• FeaturePak : una tarjeta de expansión de formato pequeño (43  mm × 65  mm) para aplicaciones integradas y de formato reducido, que implementa dos enlaces PCIe ×1 en un conector de alta densidad junto con USB, I2C y hasta 100 puntos de E/S.
• Universal IO : Una variante de Super Micro Computer Inc. diseñada para su uso en chasis de montaje en rack de perfil bajo. ^{[ 63 ]} Tiene el soporte del conector invertido, por lo que no puede encajar en un zócalo PCI Express normal, pero es compatible con los pines y puede insertarse si se retira el soporte.
• M.2 (anteriormente conocida como NGFF)
• M-PCIe lleva PCIe 3.0 a dispositivos móviles (como tabletas y teléfonos inteligentes), sobre la capa física M-PHY . ^{[ 64 ] [ 65 ]}
• Puertos relacionados con SCSI de conexión en serie :
  • SATA Express , U.2 (anteriormente conocido como SFF-8639) y U.3 utilizan el mismo puerto.
  • SlimSAS (SFF-8654)
  • SFF-TA-1016 (conector M-XIO)
  • SFF-TA-1026, SFF-TA-1033

El conector de la ranura PCIe también puede transmitir protocolos distintos a PCIe. Algunos chipsets Intel de la serie 9xx admiten Serial Digital Video Out (SDVO) , una tecnología propietaria que utiliza una ranura para transmitir señales de vídeo desde los gráficos integrados de la CPU del host en lugar de PCIe, mediante un módulo adicional compatible.

El protocolo de capa de transacciones PCIe también se puede utilizar sobre otras interconexiones que no son eléctricamente PCIe:

• Thunderbolt : Un estándar de interconexión de Intel, libre de regalías (desde Thunderbolt 3), que combina los protocolos DisplayPort y PCIe en un formato compatible con Mini DisplayPort . Thunderbolt 3.0 también integra USB 3.1 y utiliza el formato USB-C en lugar de Mini DisplayPort.
  • USB4 es una extensión de Thunderbolt 3.0. Thunderbolt 4 y Thunderbolt 5 son perfiles de USB4 que especifican niveles superiores de características obligatorias.

Notas

En 2003, PCI-SIG presentó PCIe 1.0a, con una velocidad de datos por carril de 0,25 gigabytes por segundo (GB/s) y una velocidad de transferencia de 2,5 gigatransferencias por segundo (GT/s).

La tasa de transferencia se expresa en transferencias por segundo en lugar de bits por segundo porque el número de transferencias incluye los bits de sobrecarga, que no proporcionan rendimiento adicional; ^{[ 69 ]} PCIe 1.x utiliza un esquema de codificación 8b/10b  , lo que resulta en una sobrecarga del 20 % (= 2/10) en el ancho de banda del canal sin procesar. ^{[ 70 ]} Entonces, en la terminología de PCIe, la tasa de transferencia se refiere a la tasa de bits codificados: 2,5  GT/s son 2,5  Gbit/s en el enlace serie codificado. Esto corresponde a 2,0  Gbit/s de datos precodificados o 0,25  GB/s, que se denomina rendimiento en PCIe.

PCI-SIG anunció la disponibilidad de la especificación PCI Express Base 2.0 el 15 de enero de 2007. ^{[ 72 ]} El estándar PCIe 2.0 duplica la velocidad de transferencia en comparación con PCIe 1.0 a 5  GT/s y el rendimiento por carril aumenta de 250  MB/s a 500  MB/s. En consecuencia, un conector PCIe de 16 carriles (×16) puede admitir un rendimiento agregado de hasta 8  GB/s.

Las ranuras PCIe 2.0 de las placas base son totalmente compatibles con las tarjetas PCIe v1.x. Las tarjetas PCIe 2.0 también suelen ser compatibles con las placas base PCIe 1.x, aprovechando el ancho de banda disponible de PCI Express 1.1. En resumen, las tarjetas gráficas o placas base diseñadas para v2.0 funcionan, mientras que las demás son v1.1 o v1.0a.

El PCI-SIG también afirmó que PCIe 2.0 presenta mejoras en el protocolo de transferencia de datos punto a punto y en su arquitectura de software. ^{[ 73 ]}

El primer chipset de Intel compatible con PCIe 2.0 fue el X38 y las placas comenzaron a distribuirse desde varios proveedores ( Abit , Asus , Gigabyte ) a partir del 21 de octubre de 2007. ^{[ 74 ]} AMD comenzó a admitir PCIe 2.0 con su serie de chipsets AMD 700 y nVidia comenzó con el MCP72 . ^{[ 75 ]} Todos los chipsets anteriores de Intel, incluido el chipset Intel P35 , admitían PCIe 1.1 o 1.0a. ^{[ 76 ]}

Al igual que la versión 1.x, PCIe 2.0 utiliza un esquema de codificación 8b/10b , lo que proporciona, por lo tanto, una velocidad de transferencia máxima efectiva de 4 Gbit/s por carril  a partir de su velocidad de datos bruta de 5  GT/s.

La revisión 3.0 de la especificación base de PCI Express 3.0 estuvo disponible en noviembre de 2010, tras varios retrasos. En agosto de 2007, PCI-SIG anunció que PCI Express 3.0 tendría una velocidad de bits de 8 gigatransferencias por segundo (GT/s) y que sería retrocompatible con las implementaciones de PCI Express existentes. En ese momento, también se anunció que la especificación final de PCI Express 3.0 se retrasaría hasta el segundo trimestre de 2010. ^{[ 77 ]} Las nuevas características de la especificación PCI Express 3.0 incluían varias optimizaciones para mejorar la señalización y la integridad de los datos, como la ecualización del transmisor y el receptor, mejoras en el PLL , recuperación de datos de reloj y mejoras de canal en las topologías compatibles actualmente. ^{[ 78 ]}

Tras un análisis técnico de seis meses sobre la viabilidad de ampliar el ancho de banda de la interconexión PCI Express, el análisis de PCI-SIG concluyó que se podrían fabricar 8 gigatransferencias por segundo con la tecnología de proceso de silicio convencional y desplegarlas con los materiales e infraestructura de bajo coste existentes, manteniendo al mismo tiempo una compatibilidad total (con un impacto mínimo) con la pila de protocolos PCI Express.

PCI Express  3.0 actualizó el esquema de codificación de línea a 128b/130b desde la codificación anterior de 8b/10b , reduciendo la sobrecarga de ancho de banda del 20 % de PCI Express  2.0 a aproximadamente 1,54 % (=  2/130). La velocidad de bits de 8  GT/s de PCI Express 3.0 ofrece efectivamente 985  MB/s por carril, casi duplicando el ancho de banda del carril en relación con PCI Express 2.0. ^{[ 67 ]}

El 18 de noviembre de 2010, el PCI-SIG publicó oficialmente la especificación finalizada de PCI Express 3.0 para que sus miembros pudieran construir dispositivos basados ​​en esta nueva versión de PCI Express. ^{[ 79 ]}

El 29 de noviembre de 2011, PCI-SIG anunció preliminarmente PCI Express 4.0, ^{[ 82 ]} que proporciona una  velocidad de bits de 16 GT/s que duplica el ancho de banda proporcionado por PCI Express 3.0 a 31,5  GB/s en cada dirección para una configuración de 16 carriles, mientras que mantiene la compatibilidad hacia atrás y hacia adelante tanto en el soporte de software como en la interfaz mecánica utilizada. ^{[ 83 ]} Las especificaciones de PCI Express 4.0 también traen OCuLink-2, una alternativa a Thunderbolt . La versión 2 de OCuLink tiene hasta 16  GT/s (16  GB/s en total para ×8 carriles), ^{[ 58 ]} mientras que el ancho de banda máximo de un enlace Thunderbolt 3 es de 5  GB/s.

En la Conferencia de Desarrolladores PCI-SIG de 2016 , Cadence , PLDA y Synopsys demostraron su desarrollo de la capa física PCIe 4.0, el controlador, el conmutador y otros bloques IP. ^{[ 84 ]}

Mellanox Technologies anunció el primer  adaptador de red de 100 Gbit/s con PCIe 4.0 el 15 de junio de 2016, ^{[ 85 ]} y el primer  adaptador de red de 200 Gbit/s con PCIe 4.0 el 10 de noviembre de 2016. ^{[ 86 ]}

En agosto de 2016, Synopsys presentó en el Intel Developer Forum una configuración de prueba con una FPGA que sincronizaba un carril a velocidades PCIe 4.0 . Su propiedad intelectual ha sido licenciada a varias empresas que planeaban presentar sus chips y productos a finales de 2016. ^{[ 87 ]}

En el Simposio IEEE Hot Chips de agosto de 2016, IBM anunció la primera CPU con soporte para PCIe 4.0, POWER9 . ^{[ 88 ] [ 89 ]}

PCI-SIG anunció oficialmente el lanzamiento de la especificación final de PCI Express 4.0 el 8 de junio de 2017. ^{[ 90 ]} La especificación incluye mejoras en flexibilidad, escalabilidad y menor consumo de energía.

El 5 de diciembre de 2017, IBM anunció el primer sistema con ranuras PCIe 4.0, el Power AC922. ^{[ 91 ] [ 92 ]}

NETINT Technologies presentó el primer SSD NVMe basado en PCIe 4.0 el 17 de julio de 2018, antes de Flash Memory Summit 2018 ^{[ 93 ].}

AMD anunció el 9 de enero de 2019 que sus próximos procesadores basados ​​en Zen 2 y el chipset X570 serían compatibles con PCIe 4.0. ^{[ 94 ]} AMD esperaba habilitar la compatibilidad parcial con chipsets más antiguos, pero la inestabilidad causada por las pistas de la placa base que no se ajustaban a las especificaciones de PCIe 4.0 lo hizo imposible. ^{[ 95 ] [ 96 ]}

Intel lanzó sus primeras CPU móviles con soporte para PCI Express 4.0 a mediados de 2020, como parte de la microarquitectura Tiger Lake . ^{[ 97 ]}

En junio de 2017, PCI-SIG anunció la especificación preliminar de PCI Express 5.0. ^{[ 90 ]} Se esperaba que el ancho de banda aumentara a 32  GT/s, lo que resultaría en 63  GB/s en cada dirección en una configuración de 16 carriles. Se esperaba que la especificación preliminar se estandarizara en 2019. Inicialmente, también se consideró 25,0 GT/s para evaluar su viabilidad técnica.

El 7 de junio de 2017 en PCI-SIG DevCon, Synopsys registró la primera demostración de PCI Express 5.0 a 32  GT/s. ^{[ 98 ]}

El 31 de mayo de 2018, PLDA anunció la disponibilidad de su IP de controlador PCIe 5.0 XpressRICH5 basada en el borrador 0.7 de la especificación PCIe 5.0 ese mismo día. ^{[ 99 ] [ 100 ]}

El 10 de diciembre de 2018, el PCI SIG publicó la versión 0.9 de la especificación PCIe 5.0 para sus miembros, ^{[ 101 ]} y el 17 de enero de 2019, el PCI SIG anunció que la versión 0.9 había sido ratificada, con la versión 1.0 prevista para su lanzamiento en el primer trimestre de 2019. ^{[ 102 ]}

El 29 de mayo de 2019, PCI-SIG anunció oficialmente el lanzamiento de la especificación final de PCI Express 5.0. ^{[ 103 ]} PCI Express 5.0 mantuvo la compatibilidad con versiones anteriores de las especificaciones de PCI Express.

El 20 de noviembre de 2019, Jiangsu Huacun presentó el primer controlador PCIe 5.0 HC9001 en un  proceso de fabricación de 12 nm ^{[ 104 ]} y la producción comenzó en 2020.

El 17 de agosto de 2020, IBM anunció el procesador Power10 con PCIe 5.0 y hasta 32 carriles por módulo de chip único (SCM) y hasta 64 carriles por módulo de chip doble (DCM). ^{[ 105 ]}

El 9 de septiembre de 2021, IBM anunció el servidor Power E1080 Enterprise con fecha de disponibilidad prevista para el 17 de septiembre. ^{[ 106 ]} Puede tener hasta 16 Power10 SCM con un máximo de 32 ranuras por sistema que pueden funcionar como PCIe 5.0 ×8 o PCIe 4.0 ×16. ^{[ 107 ]} Alternativamente, pueden usarse como ranuras PCIe 5.0 ×16 para adaptadores convertidores ópticos CXP opcionales que se conectan a cajones de expansión PCIe externos.

El 27 de octubre de 2021, Intel anunció la familia de procesadores Intel Core de 12.ª generación, los primeros procesadores x86-64 para consumidores del mundo con conectividad PCIe 5.0 (hasta 16 carriles). ^{[ 108 ]}

El 22 de marzo de 2022, Nvidia anunció la GPU Nvidia Hopper GH100, la primera GPU PCIe 5.0 del mundo. ^{[ 109 ]}

El 23 de mayo de 2022, AMD anunció su arquitectura Zen 4 con soporte para hasta 24 carriles de conectividad PCIe 5.0 en plataformas de consumo y 128 carriles en plataformas de servidor. ^{[ 110 ] [ 111 ]}

El 18 de junio de 2019, PCI-SIG anunció el desarrollo de la especificación PCI Express 6.0. Se espera que el ancho de banda aumente a 64  GT/s, lo que produce 128  GB/s en cada dirección en una configuración de 16 carriles, con una fecha de lanzamiento prevista para 2021. ^{[ 112 ]} El nuevo estándar utiliza modulación de amplitud de pulso de 4 niveles (PAM-4) con una corrección de errores hacia adelante (FEC) de baja latencia en lugar de la modulación sin retorno a cero (NRZ). ^{[ 113 ]} A diferencia de las versiones anteriores de PCI Express, la corrección de errores hacia adelante se utiliza para aumentar la integridad de los datos y PAM-4 se utiliza como código de línea para que se transfieran dos bits por transferencia. Con  una tasa de transferencia de datos de 64 GT/s (tasa de bits bruta), es posible alcanzar hasta 121  GB/s en cada dirección en una configuración ×16. ^{[ 112 ]}

El 24 de febrero de 2020 se publicó la especificación PCI Express 6.0 revisión 0.5 (un "primer borrador" con todos los aspectos arquitectónicos y requisitos definidos). ^{[ 114 ]}

El 5 de noviembre de 2020 se publicó la especificación PCI Express 6.0 revisión 0.7 (un "borrador completo" con especificaciones eléctricas validadas mediante chips de prueba). ^{[ 115 ]}

El 6 de octubre de 2021 se publicó la especificación PCI Express 6.0 revisión 0.9 (un "borrador final"). ^{[ 116 ]}

El 11 de enero de 2022, PCI-SIG anunció oficialmente el lanzamiento de la especificación final de PCI Express 6.0. ^{[ 117 ]} PCI Express 6.0 mantuvo la compatibilidad con versiones anteriores de las especificaciones de PCI Express.

La codificación PAM-4 da como resultado una tasa de error de bits (BER) mucho mayor de ^10⁻⁶ (frente a ^{10⁻¹² anteriormente), por lo que en lugar de la codificación 128b/130b, se utiliza una} corrección de errores hacia adelante (FEC) entrelazada de 3 vías además de la comprobación de redundancia cíclica (CRC). Un bloque fijo de la Unidad de Control de Flujo (FLIT) de 256 bytes transporta 242 bytes de datos, que incluyen paquetes de nivel de transacción (TLP) de tamaño variable y carga útil de la capa de enlace de datos (DLLP); los 14 bytes restantes están reservados para CRC de 8 bytes y FEC de 6 bytes. ^{[ 118 ] [ 119 ]} Se utiliza el código Gray de 3 vías en el modo PAM-4/FLIT para reducir la tasa de error; la interfaz no cambia a NRZ y codificación 128/130b incluso cuando se reentrena a velocidades de datos más bajas. ^{[ 120 ] [ 121 ]}

El hardware PCIe 6.0 no se lanzó hasta agosto de 2025, ^{[ 122 ]} aproximadamente tres años después de la publicación de las especificaciones finales y poco después de la publicación de las especificaciones PCIe 7.0. ^{[ 123 ]} El retraso se describió como sin precedentes, y PCWorld señaló que durante muchos años PCIe 6.0 existió "únicamente en el papel". ^{[ 124 ]}

El 21 de junio de 2022, PCI-SIG anunció el desarrollo de la especificación PCI Express 7.0. ^{[ 125 ]} Ofrecerá  una velocidad de bits bruta de 128 GT/s y hasta 242  GB/s por dirección en configuración ×16, utilizando la misma señalización PAM4 que la versión 6.0. La duplicación de la velocidad de datos se logrará mediante el ajuste fino de los parámetros del canal para disminuir las pérdidas de señal y mejorar la eficiencia energética, pero se espera que la integridad de la señal sea un desafío. Se prevé que la especificación esté finalizada en 2025.

El 3 de abril de 2024 se publicó la especificación PCI Express 7.0 revisión 0.5 (un "primer borrador"). ^{[ 126 ]}

El 17 de enero de 2025, PCI-SIG anunció el lanzamiento de la versión 0.7 de la especificación PCIe 7.0 (un "borrador completo"). ^{[ 127 ]}

El 19 de marzo de 2025, PCI-SIG anunció el lanzamiento de la versión 0.9 de la especificación PCIe 7.0 (un "borrador final"); el lanzamiento final previsto sigue siendo en 2025. ^{[ 128 ]}

Los siguientes puntos principales se formularon como objetivos de la nueva norma:

• Ofrece una velocidad de bits bruta de 128 GT/s y hasta 512 GB/s bidireccionalmente mediante configuración ×16.
• Utilizando la señalización PAM4 (Modulación de amplitud de pulso con 4 niveles)
• Centrándonos en los parámetros del canal y el alcance
• Mejorar la eficiencia energética
• Continuar cumpliendo los objetivos de baja latencia y alta fiabilidad.
• Mantiene la compatibilidad con versiones anteriores de todas las generaciones anteriores de tecnología PCIe.

El 11 de junio de 2025, PCI-SIG anunció oficialmente la publicación de la especificación final de PCI Express 7.0. ^{[ 129 ]}

En su lanzamiento, PCI-SIG comentó que no preveía que PCIe 7.0 llegara al mercado de PC en un futuro próximo. En cambio, la interfaz está inicialmente dirigida a la computación en la nube, Ethernet de 800 gigabits y aplicaciones de inteligencia artificial. ^{[ 124 ]}

El 5 de agosto de 2025, PCI-SIG anunció el desarrollo de PCI Express 8.0. Está previsto que la especificación se publique en 2028. Ofrecerá el doble de velocidad que la versión anterior, una tasa de bits bruta de 256,0 GT/s y hasta 1 TB/s bidireccionalmente mediante configuración ×16. ^{[ 130 ]}

En una especificación PCI-SIG existen 5 versiones/puntos de control principales: ^{[ 137 ]}

• Borrador 0.3 (Concepto): esta versión puede contener pocos detalles, pero describe el enfoque general y los objetivos.
• Borrador 0.5 (Primer borrador): esta versión cuenta con un conjunto completo de requisitos arquitectónicos y debe abordar plenamente los objetivos establecidos en el borrador 0.3.
• Borrador 0.7 (Borrador completo): esta versión debe tener definidos todos los requisitos y métodos funcionales, y no se podrá añadir ninguna funcionalidad nueva a la especificación después de su publicación. Antes de la publicación de este borrador, las especificaciones eléctricas deben haber sido validadas mediante silicio de prueba.
• Borrador 0.9 (Borrador final): esta versión permite a las empresas miembros de PCI-SIG realizar una revisión interna de la propiedad intelectual, y no se permiten cambios funcionales después de este borrador.
• 1.0 (Versión final): esta es la especificación final y definitiva, y cualquier cambio o mejora se realizará a través de la documentación de erratas y los avisos de cambio de ingeniería (ECN, por sus siglas en inglés) respectivamente.

Históricamente, quienes adoptan primero una nueva especificación PCIe suelen comenzar a diseñar con la versión preliminar 0.5, ya que pueden basar con confianza la lógica de su aplicación en la nueva definición de ancho de banda e incluso empezar a desarrollar para las nuevas características del protocolo. Sin embargo, en la etapa de la versión preliminar 0.5, todavía existe una alta probabilidad de cambios en la implementación de la capa de protocolo PCIe, por lo que los diseñadores responsables de desarrollar estos bloques internamente pueden ser más reacios a comenzar a trabajar que aquellos que utilizan IP de interfaz de fuentes externas.

La especificación de la capa física PCIe ( PHY , PCIEPHY , PCI Express PHY o PCIe PHY ) se divide en dos subcapas, correspondientes a las especificaciones eléctricas y lógicas. La subcapa lógica a veces se divide a su vez en una subcapa MAC y una PCS, aunque esta división no forma parte formalmente de la especificación PCIe. Una especificación publicada por Intel, la interfaz PHY para PCI Express (PIPE), ^{[ 139 ]} define la partición funcional MAC/PCS y la interfaz entre estas dos subcapas. La especificación PIPE también identifica la capa de conexión de medios físicos (PMA), que incluye el SerDes (serializador/deserializador) y otros circuitos analógicos; sin embargo, dado que las implementaciones de SerDes varían mucho entre los proveedores de ASIC , PIPE no especifica una interfaz entre la PCS y la PMA.

A nivel eléctrico, cada carril consta de dos pares diferenciales unidireccionales que operan a 2,5, 5, 8, 16 o 32 Gbit /s, según las capacidades negociadas. La transmisión y la recepción se realizan mediante pares diferenciales independientes, lo que da un total de cuatro cables de datos por carril. 

Una conexión entre dos dispositivos PCIe cualesquiera se conoce como enlace y se construye a partir de un conjunto de uno o más carriles . Todos los dispositivos deben admitir como mínimo un enlace de un solo carril (×1). Opcionalmente, los dispositivos pueden admitir enlaces más amplios compuestos por hasta 32 carriles. ^{[ 140 ] [ 141 ]} Esto permite una muy buena compatibilidad de dos maneras:

• Una tarjeta PCIe encaja físicamente (y funciona correctamente) en cualquier ranura que sea al menos tan grande como ella (por ejemplo, una tarjeta de tamaño ×1 funciona en cualquier ranura, independientemente de su tamaño);
• Una ranura de gran tamaño físico (por ejemplo, ×16) puede cablearse eléctricamente con menos carriles (por ejemplo, ×1, ×4, ×8 o ×12) siempre que proporcione las conexiones a tierra requeridas por el mayor tamaño físico de la ranura.

En ambos casos, PCIe negocia el mayor número de carriles compatibles entre sí. Muchas tarjetas gráficas, placas base y versiones de BIOS están verificadas para admitir conectividad ×1, ×4, ×8 y ×16 en la misma conexión.

El ancho de un conector PCIe es de 8,8  mm, la altura de 11,25  mm y la longitud es variable. La sección fija del conector mide 11,65  mm de longitud y contiene dos filas de 11 pines cada una (22 pines en total), mientras que la longitud de la otra sección es variable según el número de carriles. Los pines están espaciados a  intervalos de 1 mm y el grosor de la tarjeta que se inserta en el conector es de 1,6  mm. ^{[ 142 ] [ 143 ]}

La capa de enlace de datos realiza tres servicios vitales para el enlace PCIe:

1. secuenciar los paquetes de la capa de transacciones (TLP) que son generados por la capa de transacciones,
2. garantizar la entrega confiable de TLP entre dos puntos finales a través de un protocolo de acuse de recibo ( señalización ACK y NAK ) que requiere explícitamente la reproducción de TLP no acuses de recibo/incorrectos,
3. Inicializar y gestionar los créditos de control de flujo.

En el lado de transmisión, la capa de enlace de datos genera un número de secuencia incremental para cada TLP saliente. Este número sirve como etiqueta de identificación única para cada TLP transmitido y se inserta en la cabecera del TLP saliente. Además, se añade un código de verificación de redundancia cíclica de 32 bits (conocido en este contexto como Link CRC o LCRC) al final de cada TLP saliente.

En el lado del receptor, tanto el LCRC como el número de secuencia del TLP recibido se validan en la capa de enlace. Si la verificación del LCRC falla (lo que indica un error de datos) o el número de secuencia está fuera de rango (no es consecutivo desde el último TLP válido recibido), el TLP defectuoso, así como cualquier TLP recibido posteriormente, se consideran inválidos y se descartan. El receptor envía un mensaje de acuse de recibo negativo (NAK) con el número de secuencia del TLP inválido, solicitando la retransmisión de todos los TLP posteriores a ese número de secuencia. Si el TLP recibido supera la verificación del LCRC y tiene el número de secuencia correcto, se trata como válido. El receptor de enlace incrementa el número de secuencia (que registra el último TLP válido recibido) y reenvía el TLP válido a la capa de transacción del receptor. Se envía un mensaje ACK al transmisor remoto, indicando que el TLP se recibió correctamente (y, por extensión, todos los TLP con números de secuencia anteriores).

Si el transmisor recibe un mensaje NAK o no recibe ninguna confirmación (NAK o ACK) hasta que expire el tiempo de espera, deberá retransmitir todos los TLP que no tengan una confirmación (ACK). Salvo un fallo persistente del dispositivo o del medio de transmisión, la capa de enlace proporciona una conexión fiable a la capa de transacción, ya que el protocolo de transmisión garantiza la entrega de los TLP a través de un medio no fiable.

Además de enviar y recibir paquetes TLP generados por la capa de transacciones, la capa de enlace de datos también genera y consume paquetes de la capa de enlace de datos (DLLP). Las señales ACK y NAK se comunican a través de los DLLP, al igual que algunos mensajes de administración de energía e información de crédito de control de flujo (en nombre de la capa de transacciones).

En la práctica, el número de TLP en tránsito sin confirmación en el enlace está limitado por dos factores: el tamaño del búfer de reproducción del transmisor (que debe almacenar una copia de todos los TLP transmitidos hasta que el receptor remoto los confirme) y los créditos de control de flujo emitidos por el receptor al transmisor. PCI Express exige que todos los receptores emitan un número mínimo de créditos para garantizar que el enlace permita el envío de TLP de configuración PCI y TLP de mensajes.

PCI Express implementa transacciones divididas (transacciones con solicitud y respuesta separadas en el tiempo), lo que permite que el enlace transporte otro tráfico mientras el dispositivo de destino recopila datos para la respuesta.

PCI Express utiliza un control de flujo basado en créditos. En este esquema, un dispositivo anuncia una cantidad inicial de crédito por cada búfer recibido en su capa de transacciones. El dispositivo en el extremo opuesto del enlace, al enviar transacciones a este dispositivo, cuenta la cantidad de créditos que cada TLP consume de su cuenta. El dispositivo emisor solo puede transmitir un TLP si al hacerlo su recuento de créditos consumidos no supera su límite de crédito. Cuando el dispositivo receptor termina de procesar el TLP desde su búfer, señala la devolución de créditos al dispositivo emisor, lo que incrementa el límite de crédito en la cantidad restaurada. Los contadores de crédito son modulares, y la comparación de los créditos consumidos con el límite de crédito requiere aritmética modular . La ventaja de este esquema (en comparación con otros métodos como estados de espera o protocolos de transferencia basados ​​en handshake) es que la latencia de la devolución de créditos no afecta al rendimiento, siempre que no se alcance el límite de crédito. Esta suposición generalmente se cumple si cada dispositivo está diseñado con tamaños de búfer adecuados.

Se suele indicar que PCIe 1.x admite una velocidad de datos de 250  MB/s en cada dirección, por carril. Esta cifra se calcula dividiendo la velocidad de señalización física (2,5 gigabaud ) entre la sobrecarga de codificación (10 bits por byte). Esto significa que una tarjeta PCIe de dieciséis carriles (×16) sería teóricamente capaz de alcanzar 16 × 250 MB/s = 4 GB/s en cada dirección. Si bien esto es correcto en términos de bytes de datos, los cálculos más relevantes se basan en la velocidad de carga útil de datos, que depende del perfil del tráfico, el cual a su vez depende de la aplicación de alto nivel (software) y de los niveles de protocolo intermedios.   

Al igual que otros sistemas de interconexión serie de alta velocidad de datos, PCIe tiene una sobrecarga de protocolo y procesamiento debido a la robustez de transferencia adicional (CRC y acuses de recibo). Las transferencias unidireccionales largas y continuas (como las típicas en los controladores de almacenamiento de alto rendimiento) pueden alcanzar >95 % de la velocidad de datos bruta (de carril) de PCIe. Estas transferencias también se benefician más de un mayor número de carriles (×2, ×4, etc.). Pero en aplicaciones más típicas (como un controlador USB o Ethernet ), el perfil de tráfico se caracteriza por paquetes de datos cortos con acuses de recibo forzados frecuentes. ^{[ 148 ]} Este tipo de tráfico reduce la eficiencia del enlace, debido a la sobrecarga del análisis de paquetes y las interrupciones forzadas (ya sea en la interfaz del host del dispositivo o en la CPU del PC). Al ser un protocolo para dispositivos conectados a la misma placa de circuito impreso , no requiere la misma tolerancia a los errores de transmisión que un protocolo para la comunicación a distancias mayores, y por lo tanto, esta pérdida de eficiencia no es exclusiva de PCIe.

En cuanto a cualquier enlace de comunicación de tipo red, parte del ancho de banda bruto se consume por la sobrecarga del protocolo: ^{[ 149 ]}

Por ejemplo, un carril PCIe 1.x ofrece una velocidad de datos sobre la capa física de 250  MB/s (simplex). Esto se debe a una  velocidad de bits de 2,5 GT/s multiplicada por la eficiencia del código de línea de 8b/10b (véase la tabla de comparación ). Este no es el ancho de banda de la carga útil, sino el ancho de banda de la capa física: un carril PCIe debe transportar información adicional para su funcionamiento completo. ^{[ 149 ]}

La sobrecarga de Gen2 es entonces de 20, 24 o 28 bytes por transacción.

La sobrecarga de Gen3 es entonces de 22, 26 o 30 bytes por transacción.

La eficiencia del paquete = Carga útil / Carga útil + Sobrecarga ⁠ para una carga útil de 128 bytes es del 86 %, y del 98 % para una de 1024 bytes. Para accesos pequeños, como la configuración de registros (4 bytes), la eficiencia cae hasta el 16 %. Dicho esto, la mayoría de los registros de configuración PCIe residen en una región DMA asignada a los registros de control de la CPU y no requieren acceso al bus.

El tamaño máximo de carga útil (MPS) se establece en todos los dispositivos en función del máximo más pequeño de cualquier dispositivo en la cadena. Si un dispositivo tiene un MPS de 128 bytes, todos los dispositivos del árbol deben establecer su MPS en 128 bytes. En este caso, el bus tendrá una eficiencia máxima del 86 % para escrituras. ^{[ 149 ] : 3}

En teoría, una interfaz PCIe externa podría dotar a un portátil de la potencia gráfica de un ordenador de sobremesa, conectándolo a cualquier tarjeta gráfica PCIe de sobremesa (con su propia carcasa externa, fuente de alimentación y sistema de refrigeración). Esto es posible con una interfaz ExpressCard o Thunderbolt . Una interfaz ExpressCard ofrece velocidades de transmisión de 5  Gbit/s (0,5  GB/s de rendimiento), mientras que una interfaz Thunderbolt ofrece velocidades de hasta 40  Gbit/s (5  GB/s de rendimiento).

En 2006, Nvidia desarrolló la familia de GPU externas PCIe Quadro Plex que se pueden usar para aplicaciones gráficas avanzadas para el mercado profesional. ^{[ 150 ]} Estas tarjetas de video requieren una ranura PCI Express ×8 o ×16 para la tarjeta del lado del host, que se conecta a la Plex a través de un VHDCI que lleva ocho líneas PCIe. ^{[ 151 ]}

En 2008, AMD anunció la tecnología ATI XGP , basada en un sistema de cableado propietario compatible con transmisiones de señal PCIe ×8. ^{[ 152 ]} Este conector está disponible en los portátiles Fujitsu Amilo y Acer Ferrari One. Poco después, Fujitsu lanzó su carcasa AMILO GraphicBooster para XGP. ^{[ 153 ]} Alrededor de 2010, Acer lanzó la base gráfica Dynavivid para XGP. ^{[ 154 ]}

En 2010, se introdujeron concentradores de tarjetas externas que pueden conectarse a una computadora portátil o de escritorio a través de una ranura PCI ExpressCard. Estos concentradores pueden aceptar tarjetas gráficas de tamaño completo. Algunos ejemplos incluyen MSI GUS, ^{[ 155 ]} ViDock de Village Instruments, ^{[ 156 ]} la estación Asus XG , el adaptador Bplus PE4H V3.2, ^{[ 157 ]} así como dispositivos DIY más improvisados. ^{[ 158 ]} Sin embargo, estas soluciones están limitadas por el tamaño (a menudo solo ×1) y la versión de la ranura PCIe disponible en una computadora portátil.

La interfaz Intel Thunderbolt ha proporcionado una nueva opción para conectar una tarjeta PCIe externamente. Magma ha lanzado el ExpressBox 3T, que puede albergar hasta tres tarjetas PCIe (dos a ×8 y una a ×4). ^{[ 159 ]} MSI también lanzó el Thunderbolt GUS II, un chasis PCIe dedicado a tarjetas de video. ^{[ 160 ]} Otros productos como el Echo Express de Sonnet ^{[ 161 ]} y el mLink de mLogic son chasis PCIe Thunderbolt en un formato más pequeño. ^{[ 162 ]}

En 2017, se introdujeron concentradores de tarjetas externas con funciones más completas, como el Razer Core, que tiene una interfaz PCIe ×16 de longitud completa. ^{[ 163 ]}

El protocolo PCI Express se puede utilizar como interfaz de datos para dispositivos de memoria flash , como tarjetas de memoria y unidades de estado sólido (SSD).

La tarjeta XQD es un formato de tarjeta de memoria que utiliza PCI Express, desarrollado por la CompactFlash Association, con velocidades de transferencia de hasta 1  GB/s. ^{[ 164 ]}

Muchas unidades SSD de alto rendimiento para empresas están diseñadas como tarjetas controladoras RAID PCI Express . Antes de la estandarización de NVMe, muchas de estas tarjetas utilizaban interfaces propietarias y controladores personalizados para comunicarse con el sistema operativo; tenían velocidades de transferencia mucho mayores (más de 1 GB/s) e IOPS (más de un millón de operaciones de E/S por segundo) en comparación con las unidades Serial ATA o SAS . ^{[ 165 ] [ 166 ]} Por ejemplo, en 2011, OCZ y Marvell desarrollaron conjuntamente un controlador de unidad de estado sólido PCI Express nativo para una ranura PCI Express 3.0 ×16 con una capacidad máxima de 12 TB y un rendimiento de hasta 7,2 GB/s en transferencias secuenciales y hasta 2,52 millones de IOPS en transferencias aleatorias. ^{[ 167 ]}    

SATA Express era una interfaz para conectar SSD a través de puertos compatibles con SATA, proporcionando opcionalmente múltiples carriles PCI Express como una conexión PCI Express pura al dispositivo de almacenamiento conectado. ^{[ 168 ]} M.2 es una especificación para tarjetas de expansión de computadora montadas internamente y conectores asociados, que pueden usar hasta cuatro carriles PCI Express. ^{[ 169 ]}

Los dispositivos de almacenamiento PCI Express pueden implementar tanto la interfaz lógica AHCI para compatibilidad con versiones anteriores como la interfaz lógica NVM Express para operaciones de E/S mucho más rápidas gracias al paralelismo interno que ofrecen dichos dispositivos. Las unidades SSD de clase empresarial también pueden implementar SCSI sobre PCI Express . ^{[ 170 ]}

Ciertas aplicaciones de centros de datos (como grandes clústeres de computadoras ) requieren el uso de interconexiones de fibra óptica debido a las limitaciones de distancia inherentes al cableado de cobre. Por lo general, un estándar orientado a la red como Ethernet o Fibre Channel es suficiente para estas aplicaciones, pero en algunos casos la sobrecarga introducida por los protocolos enrutables es indeseable y se necesita una interconexión de nivel inferior, como InfiniBand , RapidIO o NUMAlink . Los estándares de bus local como PCIe e HyperTransport pueden utilizarse en principio para este propósito, ^{[ 171 ]} pero a partir de 2015Las soluciones solo están disponibles a través de proveedores especializados como Dolphin ICS y TTTech Auto.