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UCIe

Universal Chiplet Interconnect Express ( UCIe ) es una especificación abierta para una interconexión entre chips y un bus serie entre chiplets . Es codesarrollada por AMD , Arm ...

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Universal Chiplet Interconnect Express ( UCIe ) es una especificación abierta para una interconexión entre chips y un bus serie entre chiplets . Es codesarrollada por AMD , Arm , ASE Group , Google Cloud , Intel , Meta , Microsoft , Qualcomm , Samsung y TSMC . [ 1 ]

En agosto de 2022, Alibaba Group y Nvidia se unieron como miembros de la junta directiva. [ 2 ]

Descripción general

Una especificación común de interconexión de chiplets permite la construcción de encapsulados de sistemas en chip (SoC) de gran tamaño que superan el tamaño máximo de la retícula . Permite la mezcla de componentes de diferentes proveedores de silicio dentro del mismo encapsulado y mejora el rendimiento de fabricación mediante el uso de chips más pequeños. Cada chiplet puede utilizar un proceso de fabricación de silicio diferente , adecuado para un tipo de dispositivo específico o para los requisitos de rendimiento computacional y consumo de energía. [ 3 ] [ 4 ]

Presupuesto

1.0

La especificación UCIe 1.0 se publicó el 2 de marzo de 2022. [ 5 ] Define la capa física , la pila de protocolos y el modelo de software, así como los procedimientos para las pruebas de conformidad. La capa física admite hasta 32 GT/s con 16 a 64 carriles y utiliza una unidad de control de flujo (FLIT) de 256 bytes para los datos, similar a PCIe 6.0; la capa de protocolo se basa en Compute Express Link con los protocolos CXL.io (PCIe), CXL.mem y CXL.cache.

Se definen varias tecnologías de interconexión en el chip , como el sustrato orgánico para un paquete 2D "estándar", o el puente de silicio integrado (EMIB), el interponedor de silicio y el puente integrado fanout para paquetes 2.5D/3D "avanzados" . [ 3 ] Las especificaciones físicas se basan en el bus de interfaz avanzada (AIB) de Intel. [ 4 ] [ 6 ] [ 7 ]

Las rutas de señal más cortas permiten que los enlaces tengan un rendimiento de E/S y un consumo de energía 20 veces mejores (~0,5 pJ  por bit) en comparación con los SerDes PCIe típicos , con una densidad de ancho de banda de hasta 1,35 TB/s por mm² para un paso de bump común de 45 μm , y una densidad 3,24 veces mayor con un paso de bump de 25 μm. [ 3 ]   

Las versiones futuras podrían incluir protocolos adicionales, enlaces de datos más amplios y conexiones de mayor densidad. [ 3 ]

1.1

La especificación UCIe 1.1 se publicó el 8 de agosto de 2023. [ 8 ]

Reflejos:

  • Las mejoras en las especificaciones arquitectónicas permiten realizar pruebas de conformidad.
  • Admite multiprotocolo simultáneo con funcionalidad completa de capa de enlace para protocolos de transmisión.
  • Incluye supervisión y reparación del estado de funcionamiento para aplicaciones automotrices y de alta fiabilidad.
  • Los nuevos mapas de relieve dan como resultado un embalaje de menor coste.

2.0

La especificación UCIe 2.0 se publicó el 6 de agosto de 2024. [ 9 ]

Reflejos:

  • Soporte integral para la gestión, depuración y pruebas de cualquier sistema en paquete (SiP) con múltiples chiplets.
  • Compatibilidad con empaquetado 3D para mejorar significativamente la densidad de ancho de banda y la eficiencia energética.
  • Soluciones mejoradas a nivel de sistema con capacidad de gestión definida como parte de la pila de chiplets.
  • Diseños de paquetes optimizados para pruebas de interoperabilidad y cumplimiento normativo.
  • Totalmente compatible con versiones anteriores de UCIe 1.x.

3.0

La especificación UCIe 3.0 se publicó el 5 de agosto de 2025. [ 10 ]

Reflejos:

  • Compatibilidad con velocidades de datos de 48 GT/s y 64 GT/s.
  • Mejoras en la recalibración en tiempo de ejecución
  • Canal de banda lateral extendido que alcanza hasta 100 mm.
  • Compatibilidad con protocolos de transmisión continua
  • Estandarización temprana de la descarga de firmware
  • Los paquetes de banda lateral prioritaria permiten una señalización determinista y de baja latencia.
  • Mecanismos de aceleración rápida y parada de emergencia
  • Totalmente compatible con versiones anteriores de todas las especificaciones UCIe.

Referencias

  1. ↑ "Acerca de UCIe" . uciexpress.org . Consultado el 31 de marzo de 2022 .
  2. ↑ "UCIe anuncia su constitución y nuevos miembros de la junta directiva en FMS 2022" . uciexpress.org . Consultado el 14 de diciembre de 2022 .
  3. ^ " Universal Chiplet Interconnect Express (UCIe): creación de un ecosistema de chiplet abierto" ( PDF ) . uciexpress.org . Consultado el 3 de septiembre de 2023 .
  4. 1 2 "Anunciado Universal Chiplet Interconnect Express (UCIe): Estableciendo estándares para el ecosistema de chiplets" .{{cite web}}: CS1 maint: servicio de archivado obsoleto ( enlace )
  5. ↑ "Líderes en semiconductores, empaquetado, proveedores de propiedad intelectual, fundiciones y proveedores de servicios en la nube unen fuerzas para estandarizar el ecosistema de chiplets" (PDF) . uciexpress.org . Consultado el 3 de septiembre de 2023 .
  6. ↑ "Intel se une a la Alianza CHIPS y aporta un bus de interfaz avanzado" . Archivado del original el 24 de enero de 2020.
  7. ↑ "Especificación AIB" . GitHub . 20 de abril de 2022.
  8. ↑ "UCIe (Universal Chiplet Interconnect Express) Consortium Releases its 1.1 Specification" (PDF) . uciexpress.org . Consultado el 13 de septiembre de 2023 .
  9. ↑ "UCIe Consortium Releases 2.0 Specification" (PDF) . uciexpress.org . Consultado el 6 de agosto de 2024 .
  10. ↑ "El consorcio UCIe presenta la especificación 3.0 con un rendimiento de 64 GT/s y una gestión mejorada" (PDF) . uciexpress.org . Consultado el 5 de agosto de 2025 .
  • Sitio web oficial