PDP-10

El KA10 tiene una capacidad máxima de memoria principal (tanto virtual como física) de 256 kilopalabras (equivalente a 1152 kilobytes ); la memoria principal mínima requerida es de 16 kilopalabras. Tal como lo suministró DEC, no incluía hardware de paginación ; la gestión de memoria consiste en dos conjuntos de registros de protección y reubicación, llamados registros base y de límites . Esto permite que cada mitad del espacio de direcciones de un usuario se limite a una sección establecida de la memoria principal , designada por la dirección física base y el tamaño. Esto permite el modelo de segmento de código compartible de solo lectura separado (normalmente el segmento alto) y segmento de datos/ pila de lectura/escritura (normalmente el segmento bajo) utilizado por TOPS-10 y posteriormente adoptado por Unix . Algunas máquinas KA10, primero en el MIT y luego en Bolt, Beranek y Newman (BBN), fueron modificadas para agregar memoria virtual ^{[ 11 ] [ 12 ]} y soporte para paginación bajo demanda , ^{[ 13 ] [ 14 ]} y más memoria física.   

El KA10 pesa aproximadamente 1920 libras (870 kg) . ^{[ 15 ]} 

El 10/50 era la máquina KA monoprocesadora de gama alta ^{[ 16 ]} en el momento en que se introdujo el paquete de software PA1050 . Otros dos modelos KA10 eran el monoprocesador 10/40 y el procesador dual 10/55. ^{[ 17 ] [ b ]}

El KI10 introdujo soporte para la gestión de memoria paginada y para un espacio de direcciones físicas mayor de 4 megapalabras . Los modelos KI10 incluyen el 1060, el 1070 y el 1077, este último con dos CPU. 

Los modelos originales KL10 PDP-10 (también comercializados como DECsystem-10) (1080, 1088, etc.) utilizan el bus de memoria original del PDP-10, con módulos de memoria externos. En este contexto, módulo se refería a un gabinete, con dimensiones aproximadas de 30 pulg. × 75 pulg. × 30 pulg . (ancho × alto × profundidad), con una capacidad de 32 a 256  kWords de memoria de núcleo magnético . Los procesadores utilizados en el DECSYSTEM-20 (2040, 2050, 2060, 2065), comúnmente pero incorrectamente llamados "KL20", utilizan memoria interna, montada en el mismo gabinete que la CPU . Los modelos 10xx también tienen un empaque diferente; vienen en los gabinetes altos originales del PDP-10, en lugar de los bajos utilizados posteriormente para el DECSYSTEM-20. Las diferencias entre los modelos 10xx y 20xx radicaban principalmente en el sistema operativo que utilizaban: TOPS-10 o TOPS-20 . Aparte de eso, las diferencias son más estéticas que reales; algunos sistemas 10xx tienen memoria interna y E/S al estilo TOPS-20, mientras que algunos sistemas 20xx tienen memoria externa y un bus de E/S al estilo TOPS-10. En particular, todos los sistemas ARPAnet TOPS-20 contaban con un bus de E/S, ya que la interfaz AN20 IMP era un dispositivo de bus de E/S. Ambos podían ejecutar microcódigo TOPS-10 o TOPS-20 y, por lo tanto, el sistema operativo correspondiente.

Procesadores de interfaz

Las máquinas de la clase KL cuentan con un procesador frontal PDP-11/40 para el arranque y la monitorización del sistema. El PDP-11 se inicia desde una unidad de disquete RP06 de doble puerto (o, alternativamente, desde una unidad de disquete de 8" o DECtape ), y a continuación se le pueden dar comandos para que inicie el procesador principal, que normalmente se inicia desde la misma unidad de disquete RP06 que el PDP-11. Una vez que el procesador principal está en funcionamiento, el PDP-11 realiza funciones de vigilancia.

La comunicación con los mainframes de IBM, incluida la entrada remota de trabajos (RJE), se realizaba a través de un procesador frontal DN61 o DN-64, utilizando un PDP-11/40 o PDP-11/34a. ^{[ 18 ] [ 19 ]}

El KS10 es un PDP-10 de menor costo construido con chips AMD 2901 de división de bits y un microprocesador Intel 8080A como procesador de control. ^{[ 20 ]} El diseño del KS10 se limitó a ser un Modelo  A, aunque la mayoría de las rutas de datos necesarias para soportar la  arquitectura del Modelo B están presentes. Sin duda, esto tenía como objetivo segmentar el mercado , pero acortó considerablemente la vida útil del KS10.

El sistema KS utiliza un procedimiento de arranque similar al del KL10. El procesador de control 8080 carga el microcódigo desde un disco o cinta magnética RM03, RM80 o RP06 y, a continuación, inicia el procesador principal. Tras el arranque del sistema operativo, el 8080 cambia de modo y controla la consola y los puertos serie de diagnóstico remoto.

El subsistema de control de cinta magnética TM10 admitía dos modelos de unidades de cinta :

• Transporte de cinta magnética TU20 – 45 ips (pulgadas por segundo)
• Transporte de cinta magnética TU30 – 75 ips (pulgadas por segundo)
• Transporte de cinta magnética TU45 – 75 ips (pulgadas por segundo)

Se podía admitir una combinación de hasta ocho de estos dispositivos, utilizando unidades de 7 o 9 pistas . Los modelos TU20 y TU30 estaban disponibles en versiones A (9 pistas) y B (7 pistas), y todas las unidades de cinta mencionadas podían leer y escribir en cintas compatibles con IBM de 200 BPI , 556 BPI y 800 BPI.   

El controlador TM10 Magtape estaba disponible en dos submodelos:

• El TM10A realizaba el robo de ciclos hacia/desde la memoria del PDP-10 utilizando el procesador aritmético KA10.
• TM10B accedió a la memoria PDP-10 utilizando un canal de datos DF10, sin "robo de ciclo" del procesador aritmético KA10 ^{[ 21 ] : 49}

Hay 16 registros de propósito general de 36 bits. La mitad derecha de estos registros (excepto el registro 0) puede usarse para indexación. Algunas instrucciones operan sobre pares de registros. El registro "PC Word" está dividido por la mitad; los 18 bits de la derecha contienen el contador de programa y los 13 bits de la izquierda contienen los indicadores de estado del procesador , con cinco ceros entre ambas secciones. Los bits del registro de condición, que registran los resultados de las operaciones aritméticas ( por ejemplo, desbordamiento), solo pueden ser accedidos por unas pocas instrucciones.

En los sistemas KA-10 originales, estos registros son simplemente las primeras 16 palabras de la memoria principal . La opción de hardware "registros rápidos" los implementa como registros en la CPU, que siguen siendo direccionables como las primeras 16 palabras de memoria. Algunos programas aprovechan esto utilizando los registros como caché de instrucciones , cargando código en ellos y luego saltando a la dirección correspondiente; esto se utiliza, por ejemplo, en Maclisp para implementar una versión del recolector de basura . ^{[ 22 ]} Los modelos posteriores tienen todos los registros en la CPU.

Existen dos modos de funcionamiento: modo supervisor y modo usuario. Además de la diferencia en el acceso a la memoria descrita anteriormente, los programas en modo supervisor pueden ejecutar operaciones de entrada/salida.

La comunicación entre el modo de usuario y el modo supervisor se realiza mediante Operaciones de Usuario No Implementadas (UUO): instrucciones que no están definidas por el hardware y que el supervisor intercepta. Este mecanismo también se utiliza para emular operaciones que, en modelos más económicos, podrían no tener implementaciones de hardware.

Los principales tipos de datos que admite directamente la arquitectura son la aritmética de enteros de 36 bits en complemento a dos (incluidas las operaciones bit a bit), el punto flotante de 36 bits y las medias palabras. El punto flotante extendido de 72 bits se admite mediante instrucciones especiales diseñadas para usarse en secuencias de múltiples instrucciones. Los punteros de byte se admiten mediante instrucciones especiales. Una palabra estructurada como una mitad de "conteo" y una mitad de "puntero" facilita el uso de regiones de memoria delimitadas, en particular las pilas .

Las instrucciones se almacenan en palabras de 36 bits. Existen dos formatos: instrucciones generales e instrucciones de entrada/salida . ^{[ 23 ]}

En las instrucciones generales, los 9 bits más a la izquierda, del 0 al 8, contienen un código de operación de instrucción . Muchos de los posibles códigos 512 no están definidos en las máquinas del modelo base y están reservados para su expansión, como la adición de una unidad de punto flotante de hardware . Después del código de operación, en los bits del 9 al 12, se encuentra el número de registro que se utilizará para la instrucción. Todas las instrucciones de entrada/salida comienzan con los bits del 0 al 2 establecidos en 1 (valor decimal 7), los bits del 3 al 9 contienen un número de dispositivo y los bits del 10 al 12 el código de operación de la instrucción. ^{[ 23 ]}

En ambos formatos, los bits 13 a 35 se utilizan para formar la "dirección efectiva", E. Los bits 18 a 35 contienen una dirección numérica constante, Y. Esta dirección se puede modificar sumando el valor de 18 bits en un registro, X, el número de registro indicado en los bits 14 a 17. Si estos se establecen a cero, no se utiliza indexación, lo que significa que el registro 0 no se puede utilizar para indexar. El bit 13, I, indica indirección, lo que significa que la dirección efectiva final utilizada por la instrucción no es E, sino la dirección almacenada en la ubicación de memoria E. Cuando se utiliza la indirección, los datos en la palabra E se interpretan de la misma manera que la disposición de la instrucción; los bits 0 a 12 se ignoran, y los bits 13 a 35 forman I, X e Y como se indicó anteriormente.

La ejecución de la instrucción comienza calculando E. Se suma el contenido del registro X (si no es 0) al desplazamiento Y; luego, si el bit indirecto es 1, se obtiene el valor en E y se repite el cálculo de la dirección efectiva. Si I es 1 en el valor almacenado en E en la memoria, el sistema también realizará la indirección a través de esa dirección, posiblemente siguiendo muchos pasos de este tipo. ^{[ 23 ]} Este proceso continúa hasta que se alcanza una palabra indirecta con un bit indirecto cero. La indirección de este tipo era una característica común de los diseños de procesadores de esta época.

En modo supervisor, las direcciones corresponden directamente a la memoria física. En modo usuario, las direcciones se traducen a memoria física. Los modelos anteriores asignaban a cada proceso de usuario una memoria "alta" y una "baja": las direcciones con un bit superior 0 utilizaban un registro base y las que tenían un bit superior 1, otro. Cada segmento era contiguo. Las arquitecturas posteriores incorporaban acceso a memoria paginada, lo que permitía espacios de direcciones no contiguos. Los registros de propósito general de la CPU también podían direccionarse como ubicaciones de memoria del 0 al 15.

Un segundo uso de la instrucción CONO es establecer el nivel de prioridad del dispositivo para el manejo de interrupciones . La instrucción CONO tiene tres bits, del 33 al 35, que permiten configurar el dispositivo en los niveles 0 al 7. El nivel 1 es el más alto, lo que significa que si dos dispositivos generan una interrupción al mismo tiempo, el dispositivo con el número más bajo comenzará a procesar. El nivel 0 significa "sin interrupciones", por lo que un dispositivo configurado en el nivel 0 no detendrá el procesador incluso si genera una interrupción. ^{[ 29 ]}

Cada canal del dispositivo tiene dos ubicaciones de memoria asociadas, una en 40+2N y la otra en 41+2N, donde N es el número de canal. Por lo tanto, el canal 1 utiliza las ubicaciones 42 y 43. Cuando se recibe y acepta la interrupción, lo que significa que no hay ninguna interrupción de mayor prioridad en ejecución, el sistema se detiene en la siguiente parte de lectura de memoria del ciclo de instrucción y, en su lugar, comienza el procesamiento en la dirección almacenada en la primera de esas dos ubicaciones. Es responsabilidad del manejador de interrupciones desactivar el nivel de interrupción cuando se completa, lo que puede hacer ejecutando una instrucción CONO, DATA o BLK. ^{[ 29 ]} Como caso especial, si la instrucción es BLKI o BLKO, y el contador incrementado no es cero, la interrupción se descarta inmediatamente; de ​​lo contrario, se ejecuta la segunda instrucción para procesar la interrupción. Esto proporcionó una versión de bajo costo y rendimiento medio del acceso directo a memoria.

Dos de los números de dispositivo están reservados para fines especiales. El dispositivo 0 es la consola del panel frontal del ordenador; al leer este dispositivo se recuperan los ajustes de los interruptores del panel, mientras que al escribir se encienden los indicadores de estado. El dispositivo 4 es la "interrupción de prioridad", que se puede leer mediante CONI para obtener información adicional sobre una interrupción que se haya producido. ^{[ 30 ]}

En los procesadores que admiten direccionamiento extendido, el espacio de direcciones se divide en "secciones". Una dirección de 18 bits es una "dirección local", que contiene un desplazamiento dentro de una sección, y una "dirección global" es de 30 bits, dividida en un número de sección de 12 bits en la parte inferior de los 18 bits izquierdos y un desplazamiento de 18 bits dentro de esa sección en los 18 bits derechos. Un registro puede contener un "índice local", con un desplazamiento sin signo de 18 bits o una dirección local en los 18 bits derechos, o un "índice global", con un desplazamiento sin signo de 30 bits o una dirección global en los 30 bits derechos. Una palabra indirecta puede ser una "palabra indirecta local", con su bit más alto activado, los siguientes 12 bits reservados y los bits restantes siendo un bit indirecto, un código de registro de 4 bits y un desplazamiento de 18 bits, o una "palabra indirecta global", con su bit más alto desactivado, el siguiente bit siendo un bit indirecto, los siguientes 4 bits siendo un código de registro y los 30 bits restantes siendo un desplazamiento. ^{[ 31 ] : 1-26–1-30}

El proceso de cálculo de la dirección efectiva genera un número de sección de 12 bits y un desplazamiento de 18 bits dentro de ese segmento. ^{[ 31 ] : 1-26–1-30}

El sistema operativo original del PDP-10 se llamaba simplemente "Monitor", pero más tarde se renombró como TOPS-10 . Finalmente, el propio sistema PDP-10 pasó a llamarse DECsystem-10. Las primeras versiones de Monitor y TOPS-10 sirvieron de base para el sistema operativo WAITS de Stanford y el sistema de tiempo compartido CompuServe .

Con el tiempo, algunos operadores de PDP-10 comenzaron a utilizar sistemas operativos ensamblados a partir de componentes principales desarrollados fuera de DEC. Por ejemplo, el planificador principal podía provenir de una universidad, el servicio de disco de otra, y así sucesivamente. Los servicios comerciales de tiempo compartido, como CompuServe , On-Line Systems, Inc. (OLS) y Rapidata , contaban con sofisticados grupos internos de programación de sistemas para poder modificar el sistema operativo según las necesidades de sus propios negocios, sin depender de DEC ni de terceros. También existen sólidas comunidades de usuarios, como DECUS, a través de las cuales los usuarios pueden compartir el software que han desarrollado.

BBN desarrolló su propio sistema operativo alternativo, TENEX , que rápidamente se popularizó en la comunidad de investigación. Posteriormente, DEC adaptó TENEX al KL10, lo mejoró considerablemente y lo denominó TOPS-20 , dando origen a la línea DECSYSTEM-20.

El MIT , que había desarrollado CTSS, un sistema de tiempo compartido compatible para ejecutarse en su IBM 709 (y posteriormente en un sistema IBM 7094 modificado), ^{[ 32 ]} también desarrolló ITS, un sistema de tiempo compartido incompatible ^{[ 33 ]} para ejecutarse en su PDP-6 (y posteriormente en un PDP-10 modificado).

Tymshare desarrolló TYMCOM-X , derivado de TOPS-10 pero utilizando un sistema de archivos basado en páginas como TOPS-20. ^{[ 34 ]}

DEC mantuvo DECsystem-10 FORTRAN IV (F40) para el PDP-10 desde 1967 hasta 1975 ^{[ 35 ].}

MACRO-10 (compilador de macros de lenguaje ensamblador), COBOL, BASIC y AID eran compatibles con los monitores de multiprocesamiento e intercambio. ^{[ 36 ]}

En la práctica, en el campus del Instituto Politécnico de Hatfield, alrededor de 1970, se disponía de otros entornos de programación, como LISP y SNOBOL.

• alt.sys.pdp10