unidad central de procesamiento

La complejidad del diseño de las CPU aumentó a medida que diversas tecnologías facilitaron la construcción de dispositivos electrónicos más pequeños y fiables. La primera de estas mejoras se produjo con la llegada del transistor . Las CPU transistorizadas de las décadas de 1950 y 1960 ya no tenían que construirse con elementos de conmutación voluminosos, poco fiables y frágiles, como tubos de vacío y relés . ^{[ 35 ]} Con esta mejora, se construyeron CPU más complejas y fiables en una o varias placas de circuito impreso que contenían componentes discretos (individuales).

En 1964, IBM presentó su arquitectura de computadora IBM System/360 , que se utilizó en una serie de computadoras capaces de ejecutar los mismos programas con diferentes velocidades y rendimientos. ^{[ 36 ]} Esto fue significativo en un momento en que la mayoría de las computadoras electrónicas eran incompatibles entre sí, incluso las fabricadas por el mismo fabricante. Para facilitar esta mejora, IBM utilizó el concepto de microprograma (a menudo llamado "microcódigo"), que todavía se usa ampliamente en las CPU modernas. ^{[ 37 ]} La arquitectura System/360 fue tan popular que dominó el mercado de las computadoras centrales durante décadas y dejó un legado que continúa en computadoras modernas similares como la IBM zSeries . ^{[ 38 ] [ 39 ]} En 1965, Digital Equipment Corporation (DEC) presentó otra computadora influyente dirigida a los mercados científico y de investigación: la PDP-8 . ^{[ 40 ]}

Las computadoras basadas en transistores tenían varias ventajas distintivas sobre sus predecesoras. Además de facilitar una mayor confiabilidad y un menor consumo de energía, los transistores también permitieron que las CPU operaran a velocidades mucho más altas debido al corto tiempo de conmutación de un transistor en comparación con un tubo o relé. ^{[ 41 ]} La mayor confiabilidad y el aumento drástico de la velocidad de los elementos de conmutación, que para entonces eran casi exclusivamente transistores, permitieron obtener fácilmente frecuencias de reloj de CPU de decenas de megahercios durante este período. ^{[ 42 ]} Además, mientras que las CPU de transistores discretos y circuitos integrados se usaban ampliamente, comenzaron a aparecer nuevos diseños de alto rendimiento, como los procesadores vectoriales de instrucción única, datos múltiples (SIMD) . ^{[ 43 ]} Estos primeros diseños experimentales dieron lugar más tarde a la era de las supercomputadoras especializadas como las fabricadas por Cray Inc. y Fujitsu Ltd. ^{[ 43 ]}

Durante este período, se desarrolló un método para fabricar muchos transistores interconectados en un espacio compacto. El circuito integrado (CI) permitió fabricar una gran cantidad de transistores en un solo chip semiconductor . Al principio, solo se miniaturizaron circuitos digitales básicos no especializados, como las puertas NOR, en CI. [ 44 ] ^{Las CPU basadas} en estos CI "bloques de construcción" se conocen generalmente como dispositivos de "integración a pequeña escala" (SSI). Los CI SSI, como los utilizados en la computadora de guía del Apolo , solían contener hasta unas pocas docenas de transistores. Para construir una CPU completa a partir de CI SSI se requerían miles de chips individuales, pero aun así consumían mucho menos espacio y energía que los diseños anteriores de transistores discretos. ^{[ 45 ]}

El System/370 de IBM , sucesor del System/360, utilizó circuitos integrados SSI en lugar de módulos de transistores discretos de Solid Logic Technology . ^{[ 46 ] [ 47 ]} Los PDP-8 /I y KI10 PDP-10 de DEC también cambiaron los transistores individuales utilizados por el PDP-8 y el KA PDP-10 a circuitos integrados SSI, ^{[ 48 ]} y su línea extremadamente popular PDP-11 se construyó originalmente con circuitos integrados SSI, pero finalmente se implementó con componentes LSI una vez que estos se volvieron prácticos.

Lee Boysel publicó artículos influyentes, incluido un "manifiesto" de 1967, que describía cómo construir el equivalente de una computadora central de 32 bits a partir de un número relativamente pequeño de circuitos de integración a gran escala (LSI). ^{[ 49 ] [ 50 ]} La única forma de construir chips LSI, que son chips con cien o más puertas, era construirlos utilizando un proceso de fabricación de semiconductores de óxido metálico (MOS) (ya sea lógica PMOS , lógica NMOS o lógica CMOS ). Sin embargo, algunas empresas continuaron construyendo procesadores a partir de chips de lógica de transistor-transistor bipolar (TTL) porque los transistores de unión bipolar eran más rápidos que los chips MOS hasta la década de 1970 (algunas empresas como Datapoint continuaron construyendo procesadores a partir de chips TTL hasta principios de la década de 1980). ^{[ 50 ]} En la década de 1960, los circuitos integrados MOS eran más lentos e inicialmente se consideraban útiles solo en aplicaciones que requerían baja potencia. ^{[ 51 ] [ 52 ]} Tras el desarrollo de la tecnología MOS de puerta de silicio por Federico Faggin en Fairchild Semiconductor en 1968, los circuitos integrados MOS reemplazaron en gran medida a los TTL bipolares como tecnología de chips estándar a finales de la década de 1970. ^{[ 53 ]}

A medida que avanzaba la tecnología microelectrónica , se colocaba un número cada vez mayor de transistores en los circuitos integrados (CI), lo que reducía la cantidad de CI individuales necesarios para una CPU completa. Los CI MSI y LSI aumentaron la cantidad de transistores a cientos, y luego a miles. Para 1968, la cantidad de CI necesarios para construir una CPU completa se había reducido a 24 CI de ocho tipos diferentes, y cada CI contenía aproximadamente 1000 MOSFET. ^{[ 54 ]} En marcado contraste con sus predecesores SSI y MSI, la primera implementación LSI del PDP-11 contenía una CPU compuesta por solo cuatro circuitos integrados LSI. ^{[ 55 ]}

Chip de un microprocesador Intel 80486DX2 (tamaño real: 12 × 6,75  mm) en su embalaje.

Procesador Intel Core i5 en la placa base de un portátil Vaio serie E (a la derecha, debajo del tubo disipador de calor ).

Desde su introducción, los microprocesadores han superado casi por completo a todos los demás métodos de implementación de unidades centrales de procesamiento. El primer microprocesador disponible comercialmente, fabricado en 1971, fue el Intel 4004. El Intel 4004 fue una de las primeras CPU orientadas al consumidor que integraba la unidad aritmético-lógica , la unidad de control y la unidad de registro en un chip. ^{[ 56 ]} El primer microprocesador de uso generalizado, fabricado en 1974, fue el Intel 8080. Los fabricantes de mainframes y minicomputadoras de la época lanzaron programas de desarrollo de circuitos integrados propietarios para actualizar sus arquitecturas informáticas más antiguas y, finalmente, produjeron microprocesadores compatibles con el conjunto de instrucciones que eran retrocompatibles con su hardware y software anteriores. Combinado con la llegada y el eventual éxito de la omnipresente computadora personal , el término CPU se aplica ahora casi exclusivamente ^{[ a ]} ​​a los microprocesadores. Varias CPU (denominadas núcleos ) pueden combinarse en un solo chip de procesamiento. ^{[ 57 ]}

Las generaciones anteriores de CPU se implementaban como componentes discretos y numerosos circuitos integrados (CI) pequeños en una o más placas de circuito. ^{[ 58 ]} Los microprocesadores, por otro lado, son CPU fabricadas en un número muy pequeño de CI; generalmente solo uno. ^{[ 59 ]} El tamaño general más pequeño de la CPU, como resultado de estar implementada en un solo chip, significa un tiempo de conmutación más rápido debido a factores físicos como la capacitancia parásita de puerta reducida . ^{[ 60 ] [ 61 ]} Esto ha permitido que los microprocesadores síncronos tengan frecuencias de reloj que van desde decenas de megahercios hasta varios gigahercios. Además, la capacidad de construir transistores extremadamente pequeños en un CI ha aumentado la complejidad y el número de transistores en una sola CPU muchas veces. Esta tendencia ampliamente observada se describe mediante la ley de Moore , que había demostrado ser un predictor bastante preciso del crecimiento de la complejidad de la CPU (y otros CI) hasta 2016. ^{[ 62 ] [ 63 ]}

Aunque la complejidad, el tamaño, la construcción y la forma general de las CPU han cambiado enormemente desde 1950, ^{[ 64 ]} el diseño y la función básicos no han cambiado mucho en absoluto. Casi todas las CPU comunes de hoy en día pueden describirse con mucha precisión como máquinas de programa almacenado de von Neumann. ^{[ 65 ] [ b ]} Dado que la ley de Moore ya no se cumple, han surgido preocupaciones sobre los límites de la tecnología de transistores de circuitos integrados. La miniaturización extrema de las puertas electrónicas está provocando que los efectos de fenómenos como la electromigración y la fuga subumbral se vuelvan mucho más significativos. ^{[ 67 ] [ 68 ]} Estas nuevas preocupaciones se encuentran entre los muchos factores que llevan a los investigadores a investigar nuevos métodos de computación, como la computadora cuántica , así como a expandir el uso del paralelismo y otros métodos que extienden la utilidad del modelo clásico de von Neumann.

La operación de búsqueda implica recuperar una instrucción (representada por un número o secuencia de números) de la memoria del programa. La ubicación (dirección) de la instrucción en la memoria del programa está determinada por el contador de programa (PC; denominado "puntero de instrucción" en los microprocesadores Intel x86 ), que almacena un número que identifica la dirección de la siguiente instrucción que se va a buscar. Tras la búsqueda de una instrucción, el PC se incrementa en la longitud de la instrucción para que contenga la dirección de la siguiente instrucción en la secuencia. ^{[ d ]} A menudo, la instrucción que se va a buscar debe recuperarse de una memoria relativamente lenta, lo que provoca que la CPU se detenga mientras espera a que se devuelva la instrucción. Este problema se soluciona en gran medida en los procesadores modernos mediante cachés y arquitecturas de segmentación (véase más adelante).

La instrucción que la CPU obtiene de la memoria determina su función. En la etapa de decodificación, realizada por un circuito decodificador binario conocido como decodificador de instrucciones , la instrucción se convierte en señales que controlan otras partes de la CPU.

La forma en que se interpreta la instrucción está definida por la arquitectura del conjunto de instrucciones (ISA) de la CPU. ^{[ e ]} A menudo, un grupo de bits (es decir, un "campo") dentro de la instrucción, llamado código de operación , indica qué operación se debe realizar, mientras que los campos restantes generalmente proporcionan información suplementaria necesaria para la operación, como los operandos. Estos operandos pueden especificarse como un valor constante (llamado valor inmediato) o como la ubicación de un valor que puede ser un registro del procesador o una dirección de memoria, según lo determine algún modo de direccionamiento .

En algunos diseños de CPU, el decodificador de instrucciones se implementa como un circuito decodificador binario cableado e inmutable. En otros, se utiliza un microprograma para traducir las instrucciones en conjuntos de señales de configuración de la CPU que se aplican secuencialmente durante múltiples pulsos de reloj. En algunos casos, la memoria que almacena el microprograma es regrabable, lo que permite modificar la forma en que la CPU decodifica las instrucciones.

Tras las fases de búsqueda y decodificación, se lleva a cabo la fase de ejecución. Dependiendo de la arquitectura de la CPU, esta puede consistir en una sola acción o en una secuencia de acciones. Durante cada acción, las señales de control habilitan o deshabilitan eléctricamente distintas partes de la CPU para que puedan realizar la operación deseada, total o parcialmente. La acción se completa, normalmente en respuesta a un pulso de reloj. Con frecuencia, los resultados se escriben en un registro interno de la CPU para un acceso rápido por parte de las instrucciones posteriores. En otros casos, los resultados pueden escribirse en la memoria principal, que es más lenta, pero menos costosa y de mayor capacidad .

Por ejemplo, si se va a ejecutar una instrucción que realiza una suma, se activan los registros que contienen los operandos (números que se van a sumar), así como las partes de la unidad aritmético-lógica (ALU) que realizan la suma. Cuando se produce el pulso de reloj, los operandos fluyen desde los registros de origen hacia la ALU, y la suma aparece en su salida. En los pulsos de reloj subsiguientes, otros componentes se habilitan (y deshabilitan) para transferir la salida (la suma de la operación) a la memoria (por ejemplo, un registro o memoria). Si la suma resultante es demasiado grande (es decir, es mayor que el tamaño de palabra de salida de la ALU), se activará un indicador de desbordamiento aritmético, lo que afectará a la siguiente operación.

La unidad de control (UC) es un componente de la CPU que dirige el funcionamiento del procesador. Indica a la memoria, la unidad aritmético-lógica y los dispositivos de entrada y salida del ordenador cómo responder a las instrucciones enviadas al procesador.

Dirige el funcionamiento de las demás unidades proporcionando señales de temporización y control. La mayoría de los recursos informáticos son gestionados por la unidad de control (UC). Dirige el flujo de datos entre la CPU y los demás dispositivos. John von Neumann incluyó la unidad de control como parte de la arquitectura von Neumann . En los diseños informáticos modernos, la unidad de control suele ser una parte interna de la CPU, y su función y funcionamiento generales no han cambiado desde su introducción. ^{[ 70 ]}

La unidad aritmético-lógica (ALU) es un circuito digital dentro del procesador que realiza operaciones aritméticas con números enteros y lógicas bit a bit . Las entradas de la ALU son las palabras de datos sobre las que se va a operar (denominadas operandos ), información de estado de operaciones anteriores y un código de la unidad de control que indica qué operación realizar. Dependiendo de la instrucción que se ejecute, los operandos pueden provenir de registros internos de la CPU , memoria externa o constantes generadas por la propia ALU.

Cuando todas las señales de entrada se han estabilizado y propagado a través del circuito de la ALU, el resultado de la operación realizada aparece en las salidas de la ALU. Este resultado consta de una palabra de datos, que puede almacenarse en un registro o en la memoria, e información de estado, que normalmente se almacena en un registro interno especial de la CPU reservado para este fin.

Las CPU modernas suelen contener más de una ALU para mejorar el rendimiento.

La unidad de generación de direcciones (AGU), también conocida como unidad de cálculo de direcciones (ACU), ^{[ 71 ]} es una unidad de ejecución dentro de la CPU que calcula las direcciones que esta utiliza para acceder a la memoria principal . Al realizar los cálculos de direcciones mediante circuitos independientes que operan en paralelo con el resto de la CPU, se reduce el número de ciclos de CPU necesarios para ejecutar diversas instrucciones de máquina , lo que mejora el rendimiento.

Al realizar diversas operaciones, las CPU necesitan calcular las direcciones de memoria necesarias para obtener datos de la memoria; por ejemplo, se deben calcular las posiciones en memoria de los elementos de un array antes de que la CPU pueda obtener los datos de las ubicaciones de memoria reales. Estos cálculos de generación de direcciones implican diferentes operaciones aritméticas de enteros , como suma, resta, operaciones de módulo o desplazamientos de bits . A menudo, el cálculo de una dirección de memoria implica más de una instrucción de máquina de propósito general, que no necesariamente se decodifican y ejecutan rápidamente. Al incorporar una AGU en el diseño de una CPU, junto con la introducción de instrucciones especializadas que utilizan la AGU, se pueden descargar varios cálculos de generación de direcciones del resto de la CPU y, a menudo, ejecutarlos rápidamente en un solo ciclo de CPU.

Las capacidades de una AGU dependen de la CPU y su arquitectura . Por lo tanto, algunas AGU implementan y exponen más operaciones de cálculo de direcciones, mientras que otras incluyen instrucciones especializadas más avanzadas que pueden operar con múltiples operandos simultáneamente. Algunas arquitecturas de CPU incluyen varias AGU, lo que permite ejecutar más de una operación de cálculo de direcciones al mismo tiempo, lo que proporciona mejoras adicionales en el rendimiento gracias a la naturaleza superescalar de los diseños de CPU avanzados. Por ejemplo, Intel incorpora varias AGU en sus microarquitecturas Sandy Bridge y Haswell , lo que aumenta el ancho de banda del subsistema de memoria de la CPU al permitir la ejecución en paralelo de múltiples instrucciones de acceso a memoria.

Muchos microprocesadores (en teléfonos inteligentes y computadoras de escritorio, portátiles y servidores) cuentan con una unidad de gestión de memoria (MMU), que traduce direcciones lógicas a direcciones físicas de RAM, proporcionando protección de memoria y capacidades de paginación , útiles para la memoria virtual . La MMU suele estar integrada en el procesador, pero en algunos casos se encuentra en un circuito integrado (CI) separado. ^{[ 72 ]} Los procesadores más sencillos, especialmente los microcontroladores , generalmente no incluyen una MMU.

Una caché de CPU es una memoria utilizada por la unidad central de procesamiento (CPU) de una computadora para reducir el costo promedio (tiempo o energía) para acceder a los datos de la memoria principal . ^{[ 73 ]} Una caché es una memoria más pequeña y rápida, más cercana a un núcleo del procesador , que almacena copias de los datos de ubicaciones de memoria principal de uso frecuente . La mayoría de las CPU tienen diferentes cachés independientes, generalmente organizadas como una jerarquía de varios niveles de caché (L1, L2, L3, L4, etc.). Cada nivel de caché ascendente suele ser más lento pero más grande que el nivel anterior, siendo L1 el más rápido y el más cercano a la CPU. En el nivel L1 generalmente hay cachés de instrucciones y de datos separadas .

La mayoría de las CPU modernas (rápidas) (con pocas excepciones especializadas ^{[ f ]} ) ​​tienen múltiples niveles de caché de CPU. Las primeras CPU que usaban caché tenían un solo nivel de caché; a diferencia de las cachés de nivel 1 posteriores, no estaba dividida en L1d (para datos) y L1i (para instrucciones). Casi todas las CPU actuales con caché tienen una caché L1 dividida. También tienen cachés L2 y, para procesadores más grandes, también cachés L3. La caché L2 generalmente no está dividida y actúa como un repositorio común para la caché L1 ya dividida. Cada núcleo de un procesador multinúcleo tiene una caché L2 dedicada y generalmente no se comparte entre los núcleos. La caché L3, y las cachés de nivel superior, se comparten entre los núcleos y no están divididas. Una caché L4 es actualmente poco común y generalmente está en memoria de acceso aleatorio dinámica (DRAM), en lugar de en memoria de acceso aleatorio estática (SRAM), en un chip o matriz separada. Históricamente, esto también ocurría con la caché L1, mientras que los chips más grandes han permitido su integración y, en general, la de todos los niveles de caché, con la posible excepción del último. Cada nivel adicional de caché tiende a ser más grande y su optimización es diferente.

Existen otros tipos de cachés (que no se tienen en cuenta para el "tamaño de caché" de las cachés más importantes mencionadas anteriormente), como el búfer de traducción anticipada (TLB) que forma parte de la unidad de gestión de memoria (MMU) que tienen la mayoría de las CPU.

Las cachés generalmente tienen un tamaño que es potencia de dos: 2, 8, 16, etc. KiB o MiB (para tamaños mayores que no son L1), aunque el IBM z13 tiene una caché de instrucciones L1 de 96 KiB. ^{[ 74 ]}

La mayoría de las CPU son circuitos síncronos , lo que significa que utilizan una señal de reloj para regular el ritmo de sus operaciones secuenciales. Esta señal es generada por un circuito oscilador externo que produce un número constante de pulsos por segundo en forma de onda cuadrada periódica . La frecuencia de los pulsos de reloj determina la velocidad a la que la CPU ejecuta las instrucciones y, por lo tanto, cuanto más rápido sea el reloj, más instrucciones ejecutará la CPU por segundo.

Para garantizar el correcto funcionamiento de la CPU, el periodo del reloj es mayor que el tiempo máximo necesario para que todas las señales se propaguen a través de ella. Al establecer el periodo del reloj en un valor muy superior al retardo de propagación en el peor de los casos , es posible diseñar toda la CPU y la forma en que mueve los datos alrededor de los "bordes" de la señal de reloj ascendente y descendente. Esto tiene la ventaja de simplificar significativamente la CPU, tanto desde el punto de vista del diseño como del número de componentes. Sin embargo, también conlleva la desventaja de que toda la CPU debe esperar a que sus elementos más lentos se completen, aunque algunas partes sean mucho más rápidas. Esta limitación se ha compensado en gran medida mediante diversos métodos para aumentar el paralelismo de la CPU (véase más adelante).

Sin embargo, las mejoras arquitectónicas por sí solas no solucionan todos los inconvenientes de las CPU con sincronización global. Por ejemplo, una señal de reloj está sujeta a los retrasos de cualquier otra señal eléctrica. Las frecuencias de reloj más altas en las CPU cada vez más complejas dificultan mantener la señal de reloj en fase (sincronizada) en toda la unidad. Esto ha llevado a que muchas CPU modernas requieran múltiples señales de reloj idénticas para evitar que una sola señal se retrase lo suficiente como para provocar un mal funcionamiento de la CPU. Otro problema importante, a medida que las frecuencias de reloj aumentan drásticamente, es la cantidad de calor que disipa la CPU . El reloj, que cambia constantemente, hace que muchos componentes cambien de estado independientemente de si se están utilizando en ese momento. En general, un componente que cambia de estado consume más energía que un elemento en estado estático. Por lo tanto, a medida que aumenta la frecuencia de reloj, también aumenta el consumo de energía, lo que hace que la CPU requiera una mayor disipación de calor mediante soluciones de refrigeración .

Un método para gestionar la conmutación de componentes innecesarios se denomina " clock gating" (desactivación del reloj), que consiste en apagar la señal de reloj de los componentes no necesarios (deshabilitándolos efectivamente). Sin embargo, esto suele considerarse difícil de implementar y, por lo tanto, no se utiliza comúnmente fuera de diseños de muy bajo consumo. Un diseño de CPU notable que utiliza ampliamente el "clock gating" es el Xenon basado en IBM PowerPC utilizado en la Xbox 360 ; esto reduce los requisitos de energía de la Xbox 360. ^{[ 75 ]}

Otro método para abordar algunos de los problemas con una señal de reloj global es eliminarla por completo. Si bien eliminar la señal de reloj global hace que el proceso de diseño sea considerablemente más complejo en muchos aspectos, los diseños asíncronos (o sin reloj) ofrecen ventajas notables en el consumo de energía y la disipación de calor en comparación con diseños síncronos similares. Aunque es poco común, se han construido CPU asíncronas completas sin utilizar una señal de reloj global. Dos ejemplos notables de esto son el AMULET compatible con ARM y el MiniMIPS compatible con MIPS R3000. ^{[ 76 ]}

En lugar de eliminar por completo la señal de reloj, algunos diseños de CPU permiten que ciertas partes del dispositivo sean asíncronas, como el uso de ALU asíncronas junto con la segmentación superescalar para lograr algunas mejoras en el rendimiento aritmético. Si bien no está del todo claro si los diseños totalmente asíncronos pueden tener un rendimiento comparable o superior al de sus contrapartes síncronas, es evidente que al menos destacan en operaciones matemáticas más simples. Esto, combinado con su excelente consumo de energía y propiedades de disipación de calor, los hace muy adecuados para computadoras integradas . ^{[ 77 ]}

Muchos procesadores modernos incorporan un módulo de gestión de energía integrado en el chip que regula el suministro de voltaje bajo demanda a los circuitos de la CPU, lo que permite mantener un equilibrio entre el rendimiento y el consumo de energía.

Cada CPU representa los valores numéricos de una manera específica. Por ejemplo, algunas de las primeras computadoras digitales representaban los números como valores del sistema numérico decimal (base 10) , mientras que otras empleaban representaciones más inusuales, como el decimal codificado biquinario (base 2-5 ⁾ o el ternario (base 3). Casi todas las CPU modernas representan los números en formato binario , donde cada dígito se representa mediante una magnitud física de dos valores ^, como un voltaje "alto" o "bajo ^" .

Relacionado con la representación numérica está el tamaño y la precisión de los números enteros que una CPU puede representar. En el caso de una CPU binaria, esto se mide por la cantidad de bits (dígitos significativos de un entero codificado en binario) que la CPU puede procesar en una operación, lo que comúnmente se denomina tamaño de palabra , ancho de bits , ancho de ruta de datos , precisión de enteros o tamaño de enteros . El tamaño de enteros de una CPU determina el rango de valores enteros sobre los que puede operar directamente. ^{[ h ]} Por ejemplo, una CPU de 8 bits puede manipular directamente enteros representados por ocho bits, que tienen un rango de 256 (2 ⁸ ) valores enteros discretos.

El rango de enteros también puede afectar la cantidad de ubicaciones de memoria que la CPU puede direccionar directamente (una dirección es un valor entero que representa una ubicación de memoria específica). Por ejemplo, si una CPU binaria usa 32 bits para representar una dirección de memoria, entonces puede direccionar directamente 2³² ^ubicaciones de memoria. Para sortear esta limitación y por otras razones, algunas CPU utilizan mecanismos (como la administración de memoria o la conmutación de bancos ) que permiten direccionar memoria adicional.

Las CPU con tamaños de palabra mayores requieren más circuitos y, por consiguiente, son físicamente más grandes, cuestan más y consumen más energía (y, por lo tanto, generan más calor). Como resultado, en las aplicaciones modernas se suelen usar microcontroladores más pequeños de 4 u 8 bits , aunque existen CPU con tamaños de palabra mucho mayores (como 16, 32, 64 e incluso 128 bits). Sin embargo, cuando se requiere un mayor rendimiento, las ventajas de un tamaño de palabra mayor (mayores rangos de datos y espacios de direcciones) pueden compensar las desventajas. Una CPU puede tener rutas de datos internas más cortas que el tamaño de palabra para reducir el tamaño y el costo. Por ejemplo, aunque la arquitectura del conjunto de instrucciones del IBM System/360 era de 32 bits, los modelos System/360 30 y 40 tenían rutas de datos de 8 bits en la unidad aritmético-lógica, de modo que una suma de 32 bits requería cuatro ciclos, uno por cada 8 bits de los operandos; y, aunque el conjunto de instrucciones de la serie Motorola 68000 era de 32 bits, los modelos Motorola 68000 y 68010 tenían rutas de datos de 16 bits en la unidad aritmético-lógica, de modo que una suma de 32 bits requería dos ciclos.

Para obtener algunas de las ventajas que ofrecen las longitudes de bits más bajas y más altas, muchos conjuntos de instrucciones tienen diferentes anchos de bits para datos enteros y de punto flotante, lo que permite a las CPU que implementan ese conjunto de instrucciones tener diferentes anchos de bits para diferentes partes del dispositivo. Por ejemplo, el conjunto de instrucciones del IBM System/360 era principalmente de 32 bits, pero admitía valores de punto flotante de 64 bits para facilitar una mayor precisión y rango en números de punto flotante. ^{[ 37 ]} El System/360 Modelo 65 tenía un sumador de 8 bits para aritmética decimal y binaria de punto fijo y un sumador de 60 bits para aritmética de punto flotante. ^{[ 78 ]} Muchos diseños de CPU posteriores utilizan anchos de bits mixtos similares, especialmente cuando el procesador está destinado a un uso de propósito general donde se requiere un equilibrio razonable de capacidad de entero y punto flotante.

La descripción del funcionamiento básico de una CPU que se ofrece en la sección anterior describe la forma más simple que puede adoptar una CPU. Este tipo de CPU, generalmente denominada subescalar , opera y ejecuta una instrucción en uno o dos datos a la vez, es decir, menos de una instrucción por ciclo de reloj ( IPC < 1 ).

Este proceso genera una ineficiencia inherente en las CPU subescalares. Dado que solo se ejecuta una instrucción a la vez, toda la CPU debe esperar a que esa instrucción se complete antes de pasar a la siguiente. Como resultado, la CPU subescalar se "bloquea" en instrucciones que tardan más de un ciclo de reloj en completarse. Incluso añadir una segunda unidad de ejecución (véase más abajo) no mejora mucho el rendimiento; en lugar de bloquearse una sola ruta, ahora se bloquean dos rutas y aumenta el número de transistores no utilizados. Este diseño, en el que los recursos de ejecución de la CPU solo pueden operar con una instrucción a la vez, solo puede alcanzar un rendimiento escalar (una instrucción por ciclo de reloj, IPC = 1 ). Sin embargo, el rendimiento es casi siempre subescalar (menos de una instrucción por ciclo de reloj, IPC < 1 ).

Los intentos por lograr un rendimiento escalar y superior han dado lugar a diversas metodologías de diseño que provocan que la CPU se comporte de forma menos lineal y más paralela. Al referirse al paralelismo en las CPU, generalmente se utilizan dos términos para clasificar estas técnicas de diseño:

• el paralelismo a nivel de instrucción (ILP), que busca aumentar la velocidad a la que se ejecutan las instrucciones dentro de una CPU (es decir, aumentar el uso de los recursos de ejecución en el chip);
• El paralelismo a nivel de tareas (TLP, por sus siglas en inglés) tiene como objetivo aumentar el número de hilos o procesos que una CPU puede ejecutar simultáneamente.

Cada metodología difiere tanto en la forma en que se implementan como en la efectividad relativa que ofrecen para aumentar el rendimiento de la CPU para una aplicación. ^{[ i ]}

Paralelismo a nivel de instrucción

Uno de los métodos más sencillos para aumentar el paralelismo consiste en iniciar los primeros pasos de búsqueda y decodificación de instrucciones antes de que la instrucción anterior termine de ejecutarse. Esta técnica se conoce como segmentación de instrucciones y se utiliza en casi todas las CPU modernas de propósito general. La segmentación permite ejecutar varias instrucciones simultáneamente dividiendo la ruta de ejecución en etapas discretas. Esta separación se puede comparar con una cadena de montaje, en la que una instrucción se va completando en cada etapa hasta que sale de la segmentación de ejecución y se descarta.

Sin embargo, la segmentación introduce la posibilidad de que el resultado de la operación anterior sea necesario para completar la siguiente; una condición que a menudo se denomina conflicto de dependencia de datos. Por lo tanto, los procesadores segmentados deben verificar este tipo de condiciones y retrasar una parte de la segmentación si es necesario. Un procesador segmentado puede llegar a ser casi escalar, limitado únicamente por bloqueos de la segmentación (una instrucción que permanece más de un ciclo de reloj en una etapa).

Las mejoras en la segmentación de instrucciones llevaron a una mayor disminución del tiempo de inactividad de los componentes de la CPU. Los diseños que se denominan superescalares incluyen una larga segmentación de instrucciones y múltiples unidades de ejecución idénticas , como unidades de carga-almacenamiento , unidades aritmético-lógicas , unidades de punto flotante y unidades de generación de direcciones . ^{[ 79 ]} En una segmentación superescalar, las instrucciones se leen y se pasan a un despachador, que decide si las instrucciones pueden ejecutarse en paralelo (simultáneamente). Si es así, se envían a las unidades de ejecución, lo que resulta en su ejecución simultánea. En general, el número de instrucciones que una CPU superescalar completará en un ciclo depende del número de instrucciones que puede enviar simultáneamente a las unidades de ejecución.

La mayor parte de la dificultad en el diseño de una arquitectura de CPU superescalar reside en la creación de un despachador eficaz. Este debe ser capaz de determinar rápidamente si las instrucciones pueden ejecutarse en paralelo, así como de distribuirlas de manera que se mantenga ocupada la mayor cantidad posible de unidades de ejecución. Esto requiere que la tubería de instrucciones se llene con la mayor frecuencia posible y exige cantidades significativas de caché de CPU . También hace que las técnicas para evitar riesgos , como la predicción de bifurcaciones , la ejecución especulativa , el cambio de nombre de registros , la ejecución fuera de orden y la memoria transaccional , sean cruciales para mantener altos niveles de rendimiento. Al intentar predecir qué bifurcación (o ruta) tomará una instrucción condicional, la CPU puede minimizar la cantidad de veces que toda la tubería debe esperar hasta que se complete una instrucción condicional. La ejecución especulativa a menudo proporciona modestos aumentos de rendimiento al ejecutar partes del código que pueden no ser necesarias después de que se complete una operación condicional. La ejecución fuera de orden reorganiza en cierta medida el orden en que se ejecutan las instrucciones para reducir los retrasos debidos a las dependencias de datos. Asimismo, en el caso de un único flujo de instrucciones y múltiples flujos de datos , es decir, cuando se debe procesar una gran cantidad de datos del mismo tipo, los procesadores modernos pueden deshabilitar partes de la tubería de procesamiento para que, cuando una sola instrucción se ejecuta muchas veces, la CPU omita las fases de búsqueda y decodificación, lo que aumenta considerablemente el rendimiento en ciertas ocasiones, especialmente en motores de programas muy monótonos, como el software de creación de vídeo y el procesamiento de fotografías.

Cuando una fracción de la CPU es superescalar, la parte que no lo es sufre una penalización de rendimiento debido a las pausas en la planificación. El procesador Intel P5 Pentium tenía dos ALU superescalares que podían aceptar una instrucción por ciclo de reloj cada una, pero su FPU no. Por lo tanto, el P5 era superescalar para enteros, pero no para coma flotante. El sucesor de la arquitectura P5 de Intel, el P6 , añadió capacidades superescalares a sus funciones de coma flotante.

El diseño simple de segmentación y superescalar aumenta el paralelismo a nivel de instrucción (ILP) de una CPU al permitirle ejecutar instrucciones a velocidades superiores a una instrucción por ciclo de reloj. La mayoría de los diseños de CPU modernos son, al menos en cierta medida, superescalares, y casi todas las CPU de propósito general diseñadas en la última década lo son. En los últimos años, parte del énfasis en el diseño de computadoras con alto ILP se ha desplazado del hardware de la CPU a su interfaz de software, o arquitectura del conjunto de instrucciones (ISA). La estrategia de la palabra de instrucción muy larga (VLIW) hace que parte del ILP se infiera directamente del software, lo que reduce el trabajo de la CPU para aumentar el ILP y, por lo tanto, reduce la complejidad del diseño.

Muchas arquitecturas modernas (incluidas las embebidas) suelen incluir contadores de rendimiento de hardware (HPC), que permiten la recopilación, evaluación comparativa , depuración o análisis de métricas de software en ejecución a bajo nivel (nivel de instrucción). ^{[ 83 ] [ 84 ]} Los HPC también pueden utilizarse para descubrir y analizar actividades inusuales o sospechosas del software, como exploits de programación orientada a retorno (ROP) o programación orientada a retorno de señal (SROP), etc. ^{[ 85 ]} Esto lo suelen hacer los equipos de seguridad de software para evaluar y encontrar programas binarios maliciosos. ^{[ 86 ]}

Muchos proveedores importantes (como IBM , Intel , AMD y Arm ) proporcionan interfaces de software (generalmente escritas en C/C++) que se pueden usar para recopilar datos de los registros de la CPU con el fin de obtener métricas. ^{[ 87 ]} Los proveedores de sistemas operativos también proporcionan software como perf(Linux) para registrar, evaluar o rastrear eventos de la CPU en ejecución de núcleos y aplicaciones.

Los contadores de hardware proporcionan un método de bajo costo para recopilar métricas de rendimiento completas relacionadas con los elementos centrales de una CPU (unidades funcionales, cachés, memoria principal, etc.), una ventaja significativa sobre los analizadores de rendimiento por software. ^{[ 88 ]} Además, generalmente eliminan la necesidad de modificar el código fuente subyacente de un programa. ^{[ 89 ]} Debido a que los diseños de hardware difieren entre arquitecturas, los tipos específicos y las interpretaciones de los contadores de hardware también cambiarán.