Uncore

« Uncore » es un término utilizado por Intel para describir las funciones de un microprocesador que no se encuentran en el núcleo, pero que deben estar estrechamente conectadas a él para lograr un alto rendimiento. Se introdujo con la microarquitectura Nehalem . ^{[ 1 ]} Se le conoce como « agente del sistema » desde el lanzamiento de la microarquitectura Sandy Bridge . ^{[ 2 ]}

El Uncore/SA gestiona las funcionalidades tradicionalmente asignadas al northbridge : controladores QPI , caché L3 , canalización del agente snoop , controlador de memoria en el chip , complejo raíz PCI Express en el chip y controlador Thunderbolt . ^{[ 3 ]} La integración de estas funciones en el núcleo las acerca físicamente, reduciendo así su latencia de acceso. En contraste, el componente "núcleo" (procesador) consta de la unidad de control , ALU , FPU y cachés L1 y L2 . ^{[ 4 ]} Otros controladores de bus, como SPI y LPC, forman parte del chipset ( Platform Controller Hub ), el equivalente del southbridge . ^{[ 4 ]} Posteriormente, una mayor integración ha eliminado el PCH de la placa base para un diseño de sistema en paquete en SKU móviles. ^{[ 5 ]}

Específicamente, la microarquitectura del uncore de Nehalem-EX se divide en varias unidades modulares. La interfaz principal del uncore con el núcleo es la denominada caja de caché (CBox), que interactúa con la caché de último nivel (LLC) y es responsable de gestionar la coherencia de la caché . Múltiples enlaces QPI internos y externos son gestionados por unidades de capa física, denominadas PBox. Las conexiones entre la PBox, la CBox y uno o más iMC (MBox) son gestionadas por el controlador de configuración del sistema (UBox) y un enrutador (RBox). ^{[ 6 ]}

La eliminación de los controladores de bus serie del Intel uncore permite un mayor rendimiento al permitir que el reloj del uncore (UCLK) funcione a una frecuencia base de 2,66  GHz, con límites de overclocking superiores a 3,44  GHz. ^{[ 7 ]} Esta mayor frecuencia de reloj permite que el núcleo acceda a funciones críticas (como el IMC ) con una latencia significativamente menor, reduciendo típicamente los tiempos de acceso del núcleo a la DRAM en 10  ns o más.

• Manual del desarrollador de software de Intel. Vol. 3A y 3B