Hipertransporte

HyperTransport está disponible en cuatro versiones: 1.x, 2.0, 3.0 y 3.1, con frecuencias que van desde los 200 MHz hasta los 3,2 GHz. Se trata de una conexión DDR ( doble velocidad de datos ), lo que significa que transmite datos tanto en el flanco ascendente como en el descendente de la señal de reloj . Esto permite una velocidad de datos máxima de 6400 MT/s a 3,2 GHz. En la informática actual, la frecuencia de funcionamiento se negocia automáticamente con el chipset de la placa base (North Bridge).   

HyperTransport admite un ancho de bits autonegociado, que va de 2 a 32  bits por enlace; hay dos enlaces unidireccionales por bus HyperTransport. Con la llegada de la versión 3.1, que utiliza enlaces de 32 bits completos y aprovecha la frecuencia de funcionamiento completa de la especificación HyperTransport 3.1, la tasa de transferencia teórica es de 25,6 GB /s (3,2 GHz × 2 transferencias por ciclo de reloj × 32 bits por enlace) por dirección, o un rendimiento agregado de 51,2 GB/s, lo que lo hace más rápido que la mayoría de los estándares de bus existentes para estaciones de trabajo y servidores de PC, así como más rápido que la mayoría de los estándares de bus para computación y redes de alto rendimiento.    

En una misma configuración de sistema, se pueden combinar enlaces de distintos anchos de banda, como un enlace de 16 bits a otra CPU y un enlace de 8 bits a un dispositivo periférico. Esto permite una mayor interconexión entre CPUs y una menor interconexión con periféricos , según sea necesario. También admite la división de enlaces, donde un único enlace de 16 bits se puede dividir en dos enlaces de 8 bits. Además, esta tecnología suele tener una latencia menor que otras soluciones debido a su menor sobrecarga.

Eléctricamente, HyperTransport es similar a la señalización diferencial de bajo voltaje (LVDS) que opera a 1,2  V. ^{[ 2 ]} HyperTransport 2.0 agregó la desacentuación del transmisor posterior al precursor . HyperTransport 3.0 agregó codificación y alineación de fase del receptor, así como la desacentuación opcional del precursor del transmisor.

HyperTransport se basa en paquetes , donde cada paquete consta de un conjunto de palabras de 32 bits , independientemente del ancho físico del enlace. La primera palabra de un paquete siempre contiene un campo de comando. Muchos paquetes contienen una dirección de 40 bits. Se añade un paquete de control adicional de 32 bits cuando se requiere direccionamiento de 64 bits. La carga útil de datos se envía después del paquete de control. Las transferencias siempre se rellenan hasta un múltiplo de 32  bits, independientemente de su longitud real.

Los paquetes HyperTransport ingresan a la interconexión en segmentos conocidos como tiempos de bit. La cantidad de tiempos de bit necesarios depende del ancho de enlace. HyperTransport también admite mensajería de administración del sistema, señalización de interrupciones, emisión de sondeos a dispositivos o procesadores adyacentes, transacciones de E/S y transacciones de datos generales. Se admiten dos tipos de comandos de escritura: publicados y no publicados. Las escrituras publicadas no requieren una respuesta del destino. Esto se suele utilizar para dispositivos de alto ancho de banda, como tráfico de acceso uniforme a memoria o transferencias de acceso directo a memoria . Las escrituras no publicadas requieren una respuesta del receptor en forma de una respuesta de "destino completado". Las lecturas también requieren una respuesta que contiene los datos leídos. HyperTransport admite el modelo de ordenación consumidor/productor PCI.

HyperTransport también facilita la administración de energía, ya que cumple con la especificación de la Interfaz AVANZADA de Configuración y Energía (ACCI ). Esto significa que los cambios en los estados de suspensión del procesador (estados C) pueden indicar cambios en los estados de los dispositivos (estados D), por ejemplo, apagar los discos cuando la CPU entra en modo de suspensión. HyperTransport 3.0 incorporó capacidades adicionales para permitir que un controlador centralizado de administración de energía implemente políticas de administración de energía.

El uso principal de HyperTransport es reemplazar el bus frontal definido por Intel , que es diferente para cada tipo de procesador Intel. Por ejemplo, un Pentium no se puede conectar directamente a un bus PCI Express , sino que debe pasar primero por un adaptador para expandir el sistema. El bus frontal propietario debe conectarse mediante adaptadores para los distintos buses estándar, como AGP o PCI Express. Estos adaptadores suelen estar integrados en las funciones de controlador correspondientes, es decir, el puente norte y el puente sur .

En cambio, HyperTransport es una especificación abierta, publicada por un consorcio de varias empresas. Un único chip adaptador HyperTransport funcionará con una amplia gama de microprocesadores compatibles con HyperTransport.

AMD utilizó HyperTransport para reemplazar el bus frontal en sus familias de microprocesadores Opteron , Athlon 64 , Athlon II , Sempron 64 , Turion 64 , Phenom , Phenom II y FX . Asimismo, AMD utilizó HyperTransport para reemplazar el bus posterior en sus familias de microprocesadores Athlon 64 X2 , Athlon II , Phenom , Phenom II y FX .

Otro uso de HyperTransport es como interconexión para computadoras multiprocesador NUMA . AMD utilizó HyperTransport con una extensión de coherencia de caché propietaria como parte de su arquitectura Direct Connect en sus procesadores Opteron y Athlon 64 FX ( arquitectura Dual Socket Direct Connect (DSDC) ). Infinity Fabric, utilizado con las CPU de servidor EPYC, es un superconjunto de HyperTransport. La interconexión HORUS de Newisys extiende este concepto a clústeres más grandes. El dispositivo Aqua de 3Leaf Systems virtualiza e interconecta CPU, memoria y E/S.

HyperTransport también puede utilizarse como bus en routers y switches . Los routers y switches cuentan con múltiples interfaces de red y deben reenviar datos entre estos puertos a la máxima velocidad posible. Por ejemplo, un router Ethernet de cuatro puertos y 1000 Mbit /s necesita un ancho de banda interno máximo de 8000 Mbit/s (1000 Mbit/s × 4 puertos × 2 direcciones); HyperTransport supera ampliamente el ancho de banda que requiere esta aplicación. Sin embargo, un router de 4 + 1 puertos y 10 Gb requeriría un ancho de banda interno de 100 Gbit/s. Si a esto le añadimos 8 antenas 802.11ac y el estándar WiGig de 60 GHz (802.11ad), HyperTransport se vuelve más viable (utilizando entre 20 y 24 carriles para el ancho de banda necesario).      

El problema de la latencia y el ancho de banda entre las CPU y los coprocesadores ha sido, por lo general, el principal obstáculo para su implementación práctica. Han surgido coprocesadores como las FPGA que pueden acceder al bus HyperTransport e integrarse en la placa base. Las FPGA de última generación de los dos principales fabricantes ( Altera y Xilinx ) son compatibles directamente con la interfaz HyperTransport y disponen de núcleos IP . Empresas como XtremeData, Inc. y DRC utilizan estas FPGA (Xilinx en el caso de DRC) y crean un módulo que permite conectarlas directamente al zócalo Opteron.

AMD puso en marcha una iniciativa llamada Torrenza el 21 de septiembre de 2006 para promover aún más el uso de HyperTransport en tarjetas de expansión y coprocesadores . Esta iniciativa abrió su "Socket F" a tarjetas de expansión como las de XtremeData y DRC.

El Consorcio HyperTransport publicó una especificación de conector que permite que un periférico basado en ranura se conecte directamente a un microprocesador mediante una interfaz HyperTransport. Se conoce como HyperTransport Expansion (HTX ) . Utilizando una instancia invertida del mismo conector mecánico que una ranura PCI Express de 16 carriles ( más un conector x1 para los pines de alimentación), HTX permite el desarrollo de tarjetas enchufables que admiten acceso directo a una CPU y DMA a la RAM del sistema . La tarjeta inicial para esta ranura fue la QLogic InfiniPath InfiniBand HCA. IBM y HP , entre otros, han lanzado sistemas compatibles con HTX.

El estándar HTX original está limitado a 16  bits y 800  MHz. ^{[ 3 ]}

En agosto de 2008, el HyperTransport Consortium lanzó HTX3, que extiende la frecuencia de reloj de HTX a 2,6  GHz (5,2  GT/s, 10,7  GTi, velocidad de datos real de 5,2 GHz,  velocidad de edición de 3 MT/s) y mantiene la compatibilidad con versiones anteriores. ^{[ 4 ]}

El conector de prueba "DUT" ^{[ 5 ]} se define para permitir la interconexión estandarizada del sistema de prueba funcional.

Los modelos profesionales/de estación de trabajo de las GPU de AMD incluyen un conector de borde Infinity Fabric Link para conectar los buses Infinity Fabric de las GPU entre sí, evitando el bus PCIe del host. El dispositivo Link "Bridge" en sí es una placa de circuito impreso con 2 o 4 ranuras coincidentes. ^{[ 16 ]} Cada familia de GPU utiliza un conector diferente y el Bridge/Link generalmente solo funciona entre GPU del mismo modelo. Por lo tanto, es similar a la versión de placa enchufable de NVLink .

Las CPU Epyc basadas en Zen 5 tienen conexiones Infinity Fabric internas de 36  GB/s por núcleo. Cada chip de E/S tiene conectividad Infinity Fabric externa en sus serializadores/deserializadores multifuncionales PCIe 5.0/Infinity Fabric (SerDes), reutilizando la capa física PCIe. Se utiliza para la comunicación entre procesadores en sistemas de dos sockets, proporcionando 3 o 4 enlaces de 64  GB/s cada uno. ^{[ 7 ]}

Cada Instinct MI250 tiene cuatro carriles de Infinity Fabric Link de 50  GB/s cada uno para interconexión de malla que ejecuta el protocolo xGMI . Se conecta al host a través de PCIe Gen 4 x16 o Infinity Fabric sobre PCIe PHY. El ancho de banda de múltiples enlaces, que pasan por diferentes GPU intermedias, se puede agregar. ^{[ 17 ]} Para obtener cifras de rendimiento realmente alcanzables, consulte Schieffer et al. (2024). ^{[ 18 ]}

UALink utiliza Infinity Fabric/xGMI como uno de sus protocolos de memoria compartida. ^{[ 19 ]}

Broadcom produce conmutadores PCIe y tarjetas de interfaz de red con soporte para xGMI. ^{[ 20 ] [ 21 ]}