Alfa 21064

El modelo 21064 se utilizaba principalmente en ordenadores de gama alta, como estaciones de trabajo y servidores . Entre sus usuarios se encontraban:

• Aspen Systems en sus estaciones de trabajo alpinas
• Carrera Computers en sus estaciones de trabajo Hercules 150, Hercules 200 y Pantera II
• Cray Research , que utilizó el  procesador 21064 de 150 MHz en sus supercomputadoras Cray T3D.
• Digital, en sus estaciones de trabajo de nivel básico DECpc AXP 150 , servidores de nivel básico DEC 2000 AXP , estaciones de trabajo y servidores de nivel básico DEC 3000 AXP , servidores de gama media DEC 4000 AXP y servidores de gama alta DEC 7000/10000 AXP.
• Encore Computer , en su ordenador de gama alta en tiempo real Infinity R/T

El 21064 fue el microprocesador de mayor rendimiento desde su lanzamiento hasta 1993, después de que International Business Machines (IBM) presentara el procesador multichip POWER2 . Siguió siendo el microprocesador de un solo chip de mayor rendimiento hasta que  se presentó el 21064A de 275 MHz en octubre de 1993. ^{[ 3 ]}

La I-box es la unidad de control ; obtiene, decodifica y emite instrucciones y controla la tubería. ^{[ 4 ]} Durante la primera etapa, se obtienen dos instrucciones de la I-cache. La predicción de bifurcación se realiza mediante lógica en la I-box durante la segunda etapa. Se utiliza predicción estática o dinámica. La predicción estática examina el bit de signo del campo de desplazamiento de una instrucción de bifurcación y predice que la bifurcación se tomó si el bit de signo indicaba una bifurcación hacia atrás (si el bit de signo contenía 1). La predicción dinámica examina una entrada en la tabla de historial de bifurcaciones de 2048 entradas por 1 bit. Si una entrada contenía 1, se predijo que la bifurcación se tomó. ^{[ 5 ]} Si se utiliza la predicción dinámica, la predicción de bifurcación tiene una precisión aproximada del 80 % para la mayoría de los programas. ^{[ 6 ]} La penalización por predicción errónea de bifurcación es de cuatro ciclos. ^{[ 7 ]}

Estas instrucciones se decodifican durante la tercera etapa. La caja I comprueba entonces si los recursos necesarios para las dos instrucciones están disponibles durante la cuarta etapa. Si es así, se emiten las instrucciones, siempre que puedan combinarse. Las instrucciones que podían combinarse estaban determinadas por el número de puertos de lectura y escritura en el archivo de registros enteros. ^{[ 8 ]} El 21064 podía emitir: una operación entera con una operación de punto flotante, cualquier instrucción de carga/almacenamiento con cualquier instrucción de operación, una operación entera con una bifurcación entera, o una operación de punto flotante con una bifurcación de punto flotante. No se permitían dos combinaciones: una operación entera y un almacenamiento de punto flotante, y una operación de punto flotante y un almacenamiento entero. Si una de las dos instrucciones no puede emitirse simultáneamente, las primeras cuatro etapas se detienen hasta que se emita la instrucción restante. Las primeras cuatro etapas también se detienen en caso de que no se pueda emitir ninguna instrucción debido a la indisponibilidad de recursos, dependencias o condiciones similares.

La caja I contiene dos búferes de traducción anticipada (TLB) para traducir direcciones virtuales a direcciones físicas . Estos TLB se denominan búferes de traducción de instrucciones (ITB). Los ITB almacenan en caché las entradas de la tabla de páginas utilizadas recientemente para el flujo de instrucciones. Se utiliza un ITB de ocho entradas para páginas  de 8 KB y un ITB de cuatro entradas para páginas de 4 MB. Ambos ITB son totalmente asociativos y utilizan un algoritmo de reemplazo de no último en usarse. ^{[ 9 ]} 

La ejecución de todas las instrucciones comienza durante la quinta etapa. Los registros se leen durante la cuarta etapa. Las tuberías que comienzan en la quinta etapa no pueden detenerse.

El 21064 cuenta con dos cachés primarias integradas : una  caché de datos de 8 KB (conocida como caché D) con política de escritura directa y una  caché de instrucciones de 8 KB (conocida como caché I). Ambas cachés son de mapeo directo para acceso en un solo ciclo y tienen un tamaño de línea de 32 bytes. Están construidas con celdas de memoria de acceso aleatorio estática (SRAM) de seis transistores con un área de 98 ^μm²  . Las cachés tienen 1024 celdas de ancho por 66 de alto, y las dos filas superiores se utilizan para redundancia.

Se admitía una caché secundaria externa opcional, conocida como caché B, con capacidades de 128  KB a 16 MB. La caché funcionaba a una frecuencia de entre un tercio y un dieciseisavo de la frecuencia del reloj interno, es decir, de 12,5 a 66,67 MHz a 200 MHz. ^{[ 14 ]} La caché B es de mapeo directo y tiene un tamaño de línea de 128 bytes por defecto, que podía configurarse para usar cantidades mayores. Se accede a la caché B a través del bus del sistema.   

La interfaz externa era un bus de datos de 128 bits que operaba a una frecuencia entre la mitad y la octava parte de la frecuencia del reloj interno, o entre 25 y 100  MHz a 200  MHz. El ancho del bus era configurable; los sistemas que utilizaban el 21064 podían tener una interfaz externa de 64 bits. La interfaz externa también constaba de un bus de direcciones de 34 bits .

El 21064 contenía 1,68 millones de transistores. ^{[ 15 ]} El EV4 original fue fabricado por Digital en su proceso CMOS-4, que tiene un  tamaño de característica de 0,75 μm y tres niveles de interconexión de aluminio . ^{[ 15 ]} El EV4 mide 13,9  mm por 16,8  mm, para un área de 233,52  mm ² . El EV4S posterior fue fabricado en CMOS-4S, una reducción óptica del 10 % de CMOS-4 con un  tamaño de característica de 0,675 μm. Esta versión medía 12,4  mm por 15,0  mm, para un área de 186  mm ² . ^{[ 16 ]}

El 21064 utilizaba una fuente de alimentación de 3,3 voltios (V). ^{[ 15 ]} El EV4 disipaba un máximo de 30  W a 200  MHz. El EV4S disipa un máximo de 21,0  W a 150  MHz, 22,5  W a 166  MHz y 27,0  W a 200  MHz. ^{[ 17 ]}

El 21064 está empaquetado en una matriz de rejilla de pines (PGA) de cerámica de alúmina de 431 pines que mide 61,72  mm por 61,72  mm. ^{[ 18 ]} De los 431 pines, 291 eran para señales y 140 para alimentación y tierra. ^{[ 15 ] [ 19 ]} El disipador de calor está unido directamente al paquete, asegurado por tuercas unidas a dos pernos que sobresalen del difusor de calor de tungsteno .

El Alpha 21064A , presentado como DECchip 21064A , con nombre en clave EV45 , es una evolución del Alpha 21064, lanzado en octubre de 1993. Operaba a frecuencias de reloj de 200, 225, 233, 275 y 300  MHz. El  modelo de 225 MHz fue reemplazado por el de 233  MHz el 6 de julio de 1994, cuyo precio inicial era de 788 dólares estadounidenses en lotes de 5000 unidades, un 10 % menos que el  modelo de 225 MHz al que sustituyó. Ese mismo día, el precio del modelo de 275  MHz también se redujo un 25 %, hasta los 1083 dólares estadounidenses en lotes de 5000 unidades. El  modelo de 300 MHz se anunció y se empezaron a tomar muestras el 2 de octubre de 1995 y se envió en diciembre de 1995. También existía un modelo, el 21064A-275-PC, que estaba restringido a ejecutar Windows NT o sistemas operativos que utilizan el modelo de administración de memoria de Windows NT.

El 21064A sucedió al 21064 original como el microprocesador Alpha de gama alta. Posteriormente, fue el más utilizado en sistemas de gama alta. Entre sus usuarios se encontraban:

• Digital en algunos modelos de sus sistemas DEC 3000 AXP, DEC 4000 AXP y DEC 7000/10000 AXP.
• Aspen Systems en su estación de trabajo alpina
• BTG, que utilizó un  modelo de 275 MHz en su PC RISC Action AXP275
• Carrera Computers en su estación de trabajo Cobra AXP 275
• NekoTech, que utilizó un  modelo de 275 MHz con un overclock del 5% a 289  MHz en su estación de trabajo Mach 2-289-T
• Network Appliance (ahora NetApp), que utilizaba un  modelo de 275 MHz en sus sistemas de almacenamiento.

El 21064A presentaba varias mejoras microarquitectónicas con respecto al 21064. Las cachés primarias se mejoraron de dos maneras: la capacidad de la caché de instrucciones (I-cache) y la caché de datos (D-cache) se duplicó de 8  KB a 16  KB, y se añadió protección de paridad a las matrices de etiquetas y datos de caché. Las divisiones de punto flotante tienen una latencia menor gracias a un divisor mejorado que elimina dos bits por ciclo en promedio. La predicción de bifurcaciones se mejoró mediante una tabla de bifurcaciones de 2 bits (BHT) más grande, de 4096 entradas.

El 21064A contiene 2,8 millones de transistores y  mide 14,5 x 10,5 mm, lo que representa un área de 152,25  mm² ^. Fue fabricado por Digital en su proceso CMOS de quinta generación, CMOS-5, un  proceso de 0,5 μm con cuatro niveles de interconexión de aluminio . ^{[ 20 ]}

El Alpha 21066 , presentado como DECchip 21066 , con nombre en clave LCA4 ( Low Cost Alpha ), es una variante de bajo costo del Alpha 21064. Las muestras se presentaron el 10 de septiembre de 1993, y los envíos en volumen comenzaron a principios de 1994. En el momento de su lanzamiento, el Alpha 21066 de 166 MHz tenía un precio de US$385 en cantidades de 5000 unidades. También existía un modelo de  100 MHz, destinado a sistemas embebidos . Las muestras comenzaron a finales de 1994, y los envíos en volumen se iniciaron en el tercer trimestre de 1995. El Microprocessor Report reconoció al Alpha 21066 como el primer microprocesador con un controlador PCI integrado. 

El Alpha 21066 estaba diseñado para su uso en aplicaciones de bajo costo, específicamente en computadoras personales con Windows NT . Digital utilizó varios modelos del Alpha 21066 en sus clientes Multia , placas base de fabricante de equipos originales (OEM) AXPpci 33 y computadoras de placa única AXPvme . Además de Digital, otros usuarios incluyeron a Aspen Systems en su estación de trabajo Alpine, Carrera Computers en su estación de trabajo Pantera I, NekoTech utilizó un  modelo de 166 MHz en su computadora personal Mach 1-166 y Parsys en sus supercomputadoras de la serie TransAlpha TA9000.

Gracias a la reducción del tamaño del proceso, se pudieron incluir características deseables en sistemas embebidos sensibles al costo . Estas características incluyen una caché B integrada y un controlador de memoria con soporte ECC , un acelerador gráfico con funcionalidad limitada que admite hasta 8 MB de VRAM para implementar un búfer de fotogramas , un controlador PCI y un generador de reloj de bucle de enganche de fase (PLL) para multiplicar una  señal de reloj externa de 33 MHz a la frecuencia de reloj interna deseada.

El controlador de memoria admitía de 64 KB a 2 MB de caché B y de 2 a 512 MB de memoria. La implementación ECC era capaz de detectar errores de 1, 2 y 4 bits y corregir errores de 1 bit. Para reducir costos, el Alpha 21066 cuenta con un bus de sistema de 64 bits, lo que redujo el número de pines y, por lo tanto, el tamaño del encapsulado. La reducción del ancho de banda del bus de sistema también disminuyó el rendimiento en un 20 %, lo cual se consideró aceptable.

El chip 21066 contenía 1,75 millones de transistores y medía 17,0 x 12,3  mm, con un área de 209,1  mm² . Fue fabricado mediante tecnología CMOS-4S, un proceso de 0,675 ^μm  con tres niveles de interconexión. El 21066 se presentó en un encapsulado CPGA de 287 pines con unas dimensiones de 57,404 x 57,404  mm.

El Alpha 21066A , con nombre en clave LCA45 , es una variante de bajo costo del Alpha 21064A. Se anunció el 14 de noviembre de 1994, y  ese mismo día se presentaron muestras de los modelos de 100 y 233 MHz. Ambos modelos se comercializaron en marzo de 1995. En el momento de su lanzamiento, los  modelos de 100 y 233 MHz tenían un precio de 175 y 360 dólares, respectivamente, en cantidades de 5000 unidades.  Posteriormente se lanzó un modelo de 266 MHz.

El 21066A fue el segundo microprocesador suministrado por Mitsubishi Electric , el M36066A . Fue el primer microprocesador Alpha fabricado por la compañía.  Las versiones de 100 y 233 MHz se anunciaron en noviembre de 1994. En ese momento, se preveía que las muestras de ingeniería estarían disponibles en diciembre de 1994, las muestras comerciales en julio de 1995 y las cantidades en serie en septiembre de 1995. La  versión de 233 MHz tenía un precio de 490 dólares para pedidos de 1000 unidades. ^{[ 21 ]}

Aunque se basaba en el 21064A, el 21066A no contaba con las cachés de instrucciones y datos de 16 KB. Una característica específica del 21066A era la gestión de energía: la frecuencia del reloj interno del microprocesador podía ajustarse mediante software.

Digital utilizó varios modelos del 21066A en sus productos que anteriormente habían utilizado el 21066. Fuera de Digital, Tadpole Technology utilizó un  modelo de 233 MHz en su portátil ALPHAbook 1 .

El 21066A contenía 1,8 millones de transistores en un chip de 14,8 x 10,9  mm, con una superficie de 161,32  mm² ^. Fue fabricado con el proceso CMOS de quinta generación de Digital, CMOS-5, un  proceso de 0,5 μm con tres niveles de interconexión. Mitsubishi Electric fabricó el M36066A con su propio  proceso de metal de tres niveles y 0,5 μm.

El Alpha 21068 , presentado como DECchip 21068 , es una versión del 21066 diseñada para sistemas embebidos. Era idéntico al 21066, pero con una frecuencia de reloj menor para reducir el consumo de energía y el costo. Las primeras muestras se presentaron el 10 de septiembre de 1993 y los envíos a gran escala comenzaron a principios de 1994. Operaba a 66  MHz y tenía un  consumo máximo de energía de 9 W. En el momento de su lanzamiento, el 21068 tenía un precio de 221 dólares estadounidenses por unidad en lotes de 5000 unidades. El 6 de junio de 1994, Digital anunció una reducción del precio del 16%, a 186 dólares estadounidenses, efectiva a partir del 3 de julio de 1994.

Digital utilizó el Alpha 21068 en su placa base AXPpci 33 y en los ordenadores de placa única AXPvme 64 y 64LC .

El Alpha 21068A , presentado como DECchip 21068A , es una variante del Alpha 21066A para sistemas embebidos. Funcionaba a una frecuencia de reloj de 100  MHz.