RISC-V

Los usuarios comerciales requieren que una ISA sea estable antes de poder usarla en un producto que puede durar muchos años. Para abordar este problema, la Fundación RISC-V se creó en 2015 para poseer, mantener y publicar la propiedad intelectual relacionada con la definición de RISC-V. ^{[ 25 ]} Los autores y propietarios originales cedieron sus derechos a la fundación. La fundación estuvo dirigida por la CEO Calista Redmond , quien asumió el cargo en 2019 después de liderar proyectos de infraestructura abierta en IBM . ^{[ 26 ]} En 2024 renunció como CEO. ^{[ 27 ]}

Los miembros fundadores de RISC-V fueron: Andes Technology , Antmicro, Bluespec , Ceva , Codasip , Cortus, Esperanto Technologies, Espressif Systems , ETH Zurich , Google , IBM, ICT, IIT Madras , Lattice Semiconductor , LowRISC , Microchip Technology , el Laboratorio de Ciencias de la Computación e Inteligencia Artificial del MIT , Qualcomm , Rambus , Rumble Development, SiFive , Syntacore y Technolution. ^{[ 28 ]}

En noviembre de 2019, la Fundación RISC-V anunció que se trasladaría a Suiza, alegando preocupaciones sobre las regulaciones comerciales estadounidenses. ^{[ 29 ] [ 30 ]} En marzo de 2020, la organización pasó a llamarse RISC-V International, una asociación empresarial suiza sin fines de lucro. ^{[ 7 ]}

A partir de 2019RISC-V International publica libremente los documentos que definen RISC-V y permite el uso sin restricciones del ISA para el diseño de software y hardware. Sin embargo, solo los miembros de RISC-V International pueden votar para aprobar los cambios, y solo las organizaciones miembros pueden usar el logotipo de compatibilidad registrado . ^{[ 31 ]}

La Linux Foundation Europe inició la iniciativa RISC-V Software Ecosystem (RISE) el 31 de mayo de 2023. El objetivo de RISE es aumentar la disponibilidad de software para procesadores RISC-V de alto rendimiento y eficiencia energética que ejecutan sistemas operativos de alto nivel para diversos segmentos de mercado, reuniendo a un gran número de proveedores de hardware y software. Red Hat , Samsung , Qualcomm, Nvidia , MediaTek , Intel y Google se encuentran entre los miembros iniciales. ^{[ 32 ]}

• 2017: Premio Analyst's Choice de The Linley Group a la mejor tecnología (para el conjunto de instrucciones) ^{[ 33 ]}

Las extensiones estándar están diseñadas para funcionar con todas las bases estándar y entre sí sin generar conflictos.

Muchos ordenadores RISC-V podrían implementar la extensión de instrucciones comprimidas, C, para reducir el consumo de energía, el tamaño del código y el uso de memoria. ^{[ 3 ] : 97–99} También hay planes futuros para admitir hipervisores y virtualización . ^{[ 41 ]}

Junto con la extensión del supervisor, S, un conjunto de instrucciones RVG, que incluye uno de los conjuntos de instrucciones base RV, y la colección de extensiones G (que incluye "I", lo que significa que la base no está integrada), define todas las instrucciones necesarias para soportar convenientemente un sistema operativo de propósito general . ^{[ 3 ] : 129, 154}

Para nombrar las combinaciones de funciones que se pueden implementar, se define una nomenclatura para especificarlas en el Capítulo 27 de la Especificación ISA no privilegiada ratificada vigente. Primero se especifica la base del conjunto de instrucciones, que codifica para RISC-V, el ancho de bits del registro y la variante; por ejemplo, RV64I o RV32E . Luego siguen letras que especifican las extensiones implementadas, en el orden de la tabla anterior. Cada letra puede ir seguida de un número de opción mayor, opcionalmente seguido de "p", y un número de opción menor. Por defecto es 0 si no hay un número de versión menor, y 1.0 si falta todo un número de versión. Así, RV64IMAFD se puede escribir como RV64I1p0M1p0A1p0F1p0D1p0 o más simplemente como RV64I1M1A1F1D1 . Se pueden usar guiones bajos entre las extensiones para facilitar la lectura, por ejemplo, RV32I2_M2_A2 .

Los cálculos básicos, de enteros extendidos y de punto flotante, con primitivas de sincronización para computación multinúcleo, se consideran necesarios para la computación de propósito general, y por lo tanto tenemos la abreviatura "G".

Un pequeño ordenador de 32 bits para un sistema embebido podría ser RV32EC . Un ordenador grande de 64 bits podría ser RV64GC ; es decir, RV64IMAFDCZicsr_Zifencei .

Con el aumento en el número de extensiones, el estándar ahora permite que las extensiones se nombren con una sola "Z" seguida de un nombre alfabético y un número de versión opcional. Por ejemplo, Zifencei nombra la extensión instruction-fetch. Zifencei2 y Zifencei2p0 nombran la versión 2.0 de la misma. La primera letra que sigue a la "Z" por convención indica la categoría de extensión alfabética más relacionada, IMAFDQLCBJTPVN . Así, la extensión Zam para operaciones atómicas desalineadas se relaciona con la extensión estándar "A". A diferencia de las extensiones de un solo carácter, las extensiones Z deben separarse con guiones bajos, agruparse por categoría y luego alfabéticamente dentro de cada categoría. Por ejemplo, Zicsr_Zifencei_Zam .

Las extensiones específicas del nivel de privilegio de supervisor se nombran de la misma manera, utilizando la letra "S" como prefijo. Las extensiones específicas del nivel de hipervisor se nombran utilizando la letra "H" como prefijo. Las extensiones del nivel de máquina se prefijan con las tres letras "Zxm". Las extensiones del conjunto de instrucciones de nivel de supervisor, hipervisor y máquina se nombran según las extensiones de menor privilegio.

Los desarrolladores de RISC-V pueden crear sus propias extensiones de conjunto de instrucciones no estándar. Estas siguen la convención de nomenclatura "Z", pero con el prefijo "X". Deben especificarse después de todas las extensiones estándar y, si se enumeran varias extensiones no estándar, deben listarse alfabéticamente.

Se están debatiendo los perfiles y las plataformas para las listas de opciones estándar de ISA.

Esta flexibilidad puede utilizarse para optimizar en gran medida un diseño especializado al incluir únicamente el conjunto exacto de características ISA requeridas para una aplicación, pero esa misma flexibilidad también conlleva una explosión combinatoria en las posibles opciones ISA. Los perfiles especifican un conjunto común mucho más reducido de opciones ISA que capturan el mayor valor para la mayoría de los usuarios y que, por lo tanto, permiten a la comunidad de software centrar sus recursos en la construcción de un ecosistema de software sólido. ^{[ 47 ]}

La especificación de la plataforma define un conjunto de plataformas que especifican los requisitos de interoperabilidad entre software y hardware. La Política de Plataforma define los diversos términos utilizados en esta especificación. La Política de Plataforma también proporciona los detalles necesarios con respecto al alcance, la cobertura, la nomenclatura, el control de versiones, la estructura, el ciclo de vida y las declaraciones de compatibilidad para la especificación de la plataforma. ^{[ 48 ]}

• Los perfiles RISC-V RVI20, RVA20 y RVA22 son la versión 1.0 a fecha de marzo de 2023. ^{[ 49 ] [ 50 ]}
• Los perfiles RVA23 y RVB23 son la versión 1.0 a octubre de 2024. RVA23U64 hace que las extensiones del vector V sean obligatorias; eran opcionales en RVA22U64. ^{[ 51 ]}

RISC-V tiene 32 registros enteros (o 16 en la variante integrada), ^{[ 3 ] : 13, 33} y cuando se implementa la extensión de punto flotante, 32 registros de punto flotante adicionales. ^{[ 3 ] : 63} Excepto para las instrucciones de acceso a memoria, las instrucciones solo direccionan registros .

El primer registro entero es un registro cero , y los demás son registros de propósito general. Almacenar un valor en el registro cero no tiene efecto, y leerlo siempre devuelve 0. Usar el registro cero como marcador de posición simplifica el conjunto de instrucciones.

Existen registros de control y estado, pero los programas en modo de usuario solo pueden acceder a aquellos que se utilizan para la medición del rendimiento y la gestión de coma flotante.

No existen instrucciones para guardar y restaurar múltiples registros. Se consideraba que eran innecesarias, demasiado complejas y quizás demasiado lentas. ^{[ 42 ]}

Al igual que muchos diseños RISC, RISC-V es una arquitectura de carga y almacenamiento : las instrucciones solo acceden a los registros, mientras que las instrucciones de carga y almacenamiento transmiten datos hacia y desde la memoria.

La mayoría de las instrucciones de carga y almacenamiento incluyen un desplazamiento de 12 bits y dos identificadores de registro. Un registro es el registro base. El otro registro es el de destino (para una carga) o el de origen (para un almacenamiento).

El desplazamiento se suma a un registro base para obtener la dirección. ^{[ 3 ] : 24} La formación de la dirección como un registro base más un desplazamiento permite que las instrucciones individuales accedan a las estructuras de datos. Por ejemplo, si el registro base apunta a la parte superior de una pila, las instrucciones individuales pueden acceder a las variables locales de una subrutina en la pila. De igual manera, las instrucciones de carga y almacenamiento pueden acceder a una estructura de estilo registro o a un dispositivo de E/S mapeado en memoria. El uso del registro cero constante como dirección base permite que las instrucciones individuales accedan a la memoria cercana a la dirección cero.

La memoria se direcciona como bytes de 8 bits, con las instrucciones en orden little-endian , ^{[ 3 ] : 9–10} y con los datos en el orden de bytes definido por la interfaz del entorno de ejecución en el que se ejecuta el código. ^{[ 3 ] : 3, 9–10, 24} Se puede acceder a las palabras, hasta el tamaño del registro, con las instrucciones de carga y almacenamiento.

RISC-V se especificó originalmente como little-endian para asemejarse a otras computadoras conocidas y exitosas, por ejemplo, x86 . ^{[ 3 ] : 9–10} Esto también reduce la complejidad de una CPU y cuesta un poco menos porque lee palabras de todos los tamaños en el mismo orden. Por ejemplo, el conjunto de instrucciones RISC-V decodifica comenzando por el byte direccionado más bajo de la instrucción. Se definieron variantes big-endian y bi-endian para dar soporte a bases de código heredadas que asumen big-endian. ^{[ 3 ] : 9–10} El ISA privilegiado define bits en los registros mstatus y mstatush que indican y, opcionalmente, controlan si los accesos a memoria en modo M, modo S y modo U, distintos de las búsquedas de instrucciones, son little-endian o big-endian; esos bits pueden ser de solo lectura, en cuyo caso el endianness de la implementación está cableado, o pueden ser modificables. ^{[ 41 ] : 23–24}

Una interfaz de entorno de ejecución puede permitir que las direcciones de memoria a las que se accede no estén alineadas con su ancho de palabra, pero los accesos a direcciones alineadas pueden ser más rápidos; por ejemplo, las CPU simples pueden implementar accesos no alineados con una emulación de software lenta impulsada por una interrupción de fallo de alineación . ^{[ 3 ] : 3, 24–25}

Al igual que muchos conjuntos de instrucciones RISC (y algunos conjuntos de instrucciones de computadoras con conjuntos de instrucciones complejos (CISC), como x86 e IBM System/360 y sus sucesores hasta z/Architecture ), RISC-V carece de modos de direccionamiento que escriban en los registros. Por ejemplo, no se autoincrementa. ^{[ 3 ] : 24}

RISC-V gestiona los sistemas de memoria que se comparten entre CPU o hilos , asegurando que un hilo de ejecución siempre vea sus operaciones de memoria en el orden programado. Pero entre hilos y dispositivos de E/S, RISC-V se simplifica: no garantiza el orden de las operaciones de memoria, excepto mediante instrucciones específicas, como fence.

Una fenceinstrucción garantiza que los resultados de las operaciones predecesoras sean visibles para las operaciones sucesoras de otros hilos o dispositivos de E/S. fencePuede garantizar el orden de las combinaciones de operaciones de E/S tanto en memoria como mapeadas en memoria. Por ejemplo, puede separar las operaciones de lectura y escritura de memoria, sin afectar las operaciones de E/S. O, si un sistema puede operar dispositivos de E/S en paralelo con la memoria, fenceno los obliga a esperarse entre sí. Una CPU con un hilo puede decodificar fencecomo nop.

Algunas CPU RISC (como MIPS , PowerPC , DLX y RISC-I de Berkeley) colocan 16 bits de desplazamiento en las instrucciones de carga y almacenamiento. Establecen los 16 bits superiores mediante una instrucción de carga de palabra superior . Esto permite establecer fácilmente valores de media palabra superior sin desplazamiento de bits. Sin embargo, la mayoría de las veces, la instrucción de media palabra superior se utiliza para crear constantes de 32 bits, como direcciones. RISC-V utiliza una combinación similar a SPARC de desplazamientos de 12 bits e instrucciones de establecimiento de palabra superior de 20 bits . El desplazamiento más pequeño de 12 bits ayuda a compactar las instrucciones de carga y almacenamiento de 32 bits, seleccionando dos de los 32 registros y aún así teniendo suficientes bits para admitir la codificación de instrucciones de longitud variable de RISC-V. ^{[ 3 ] : 16}

RISC-V maneja constantes y direcciones de 32 bits con instrucciones que establecen los 20 bits superiores de un registro de 32 bits. La instrucción `load upper immediate` luicarga 20 bits en los bits 31 a 12. Luego, una segunda instrucción, como `load upper immediate`, addipuede establecer los 12 bits inferiores. Se pueden formar números pequeños o direcciones utilizando el registro cero en lugar de `load upper immediate` lui.

Este método se amplía para permitir código independiente de la posición mediante la adición de una instrucción auipcque genera 20 bits de dirección superiores sumando un desplazamiento al contador de programa y almacenando el resultado en un registro base. Esto permite que un programa genere direcciones de 32 bits relativas al contador de programa.

El registro base a menudo se puede usar tal cual con los desplazamientos de 12 bits de las cargas y almacenamientos. Si es necesario, addise pueden establecer los 12 bits inferiores de un registro. En ISA de 64 y 128 bits, luiy auipcextender el signo del resultado para obtener la dirección más grande. ^{[ 3 ] : 37}

Algunas CPU rápidas pueden interpretar combinaciones de instrucciones como instrucciones fusionadas únicas , luio auipcson buenas candidatas para fusionarse con jalr, addi, cargas o almacenamientos.

La llamada a subrutina de RISC-V jal(salto y enlace) coloca su dirección de retorno en un registro. Esto es más rápido en muchos diseños de computadoras, ya que ahorra un acceso a memoria en comparación con los sistemas que colocan una dirección de retorno directamente en una pila en memoria. jalTiene un desplazamiento con signo de 20 bits ( complemento a dos ). El desplazamiento se multiplica por 2 y luego se suma al PC (contador de programa) para generar una dirección relativa a una instrucción de 32 bits. Si la dirección resultante no está alineada a 32 bits (es decir, no es divisible exactamente por 4), la CPU puede forzar una excepción . ^{[ 3 ] : 20–23, Sección 2.5}

Las CPU RISC-V saltan a direcciones calculadas mediante una instrucción de salto y enlace de registrosjalr . jalres similar a jal, pero obtiene su dirección de destino sumando un desplazamiento de 12 bits a un registro base. (En contraste, jalagrega un desplazamiento mayor de 20 bits al PC).

jalrEl formato de bits de es similar a las cargas y almacenamientos relativos a registros. Al igual que estos, jalrse puede usar con las instrucciones que establecen los 20 bits superiores de un registro base para realizar saltos de 32 bits, ya sea a una dirección absoluta (usando lui) o a una relativa al PC (usando auipcpara código independiente de la posición). (Usar una dirección base cero constante permite llamadas de una sola instrucción a una dirección pequeña (el desplazamiento), fija positiva o negativa).

RISC-V recicla jaly jalrpara obtener saltos incondicionales de 20 bits relativos al PC y saltos incondicionales de 12 bits basados ​​en registros. Los saltos simplemente hacen que el registro de enlace sea 0 para que no se guarde ninguna dirección de retorno. ^{[ 3 ] : 20–23, Sección 2.5}

RISC-V también recicla jalrpara regresar de una subrutina: para hacer esto, jalrel registro base de se establece como el registro de enlace guardado por jalo jalr. jalrEl desplazamiento de es cero y el registro de enlace es cero, por lo que no hay desplazamiento y no se guarda ninguna dirección de retorno.

Al igual que muchos diseños RISC, en una llamada a subrutina, un compilador RISC-V debe usar instrucciones individuales para guardar los registros en la pila al inicio y luego restaurarlos desde la pila al salir. RISC-V no tiene instrucciones para guardar o restaurar múltiples registros. Se pensaba que estas instrucciones harían que la CPU fuera demasiado compleja y posiblemente lenta. ^{[ 54 ]} Esto puede ocupar más espacio de código. Los diseñadores planearon reducir el tamaño del código con rutinas de biblioteca para guardar y restaurar registros. ^{[ 55 ]}

RISC-V no tiene registro de código de condición ni bit de acarreo . Los diseñadores creían que los códigos de condición hacen que las CPU rápidas sean más complejas al forzar interacciones entre instrucciones en diferentes etapas de ejecución. Esta elección hace que la aritmética de precisión múltiple sea más compleja. Además, algunas tareas numéricas requieren más energía. Como resultado, no se admite la predicación (la ejecución condicional de instrucciones). Los diseñadores afirman que los diseños de CPU muy rápidos y fuera de orden realizan la predicación de todos modos, al ejecutar la bifurcación de comparación y el código condicional en paralelo, y luego descartar los efectos de la ruta no utilizada. También afirman que incluso en CPU más simples, la predicación es menos valiosa que la predicción de bifurcaciones , que puede prevenir la mayoría de los bloqueos asociados con las bifurcaciones condicionales. El código sin predicación es más grande, con más bifurcaciones, pero también afirman que un conjunto de instrucciones comprimido (como el conjunto C de RISC-V ) resuelve ese problema en la mayoría de los casos. ^{[ 42 ]}

En cambio, RISC-V tiene saltos cortos que realizan comparaciones: igual, distinto de, menor que, menor que sin signo, mayor o igual que y mayor o igual que sin signo. Diez operaciones de salto de comparación se implementan con solo seis instrucciones, invirtiendo el orden de los operandos en el ensamblador . Por ejemplo, el salto si es mayor que se puede realizar con menor que con el orden de los operandos invertido. ^{[ 3 ] : 20–23, Sección 2.5}

Las ramas de comparación tienen un rango con signo de doce bits y saltan con respecto al PC. ^{[ 3 ] : 20–23, Sección 2.5}

A diferencia de algunas arquitecturas RISC, RISC-V no incluye una ranura de retardo de bifurcación , una posición después de una instrucción de bifurcación que puede llenarse con una instrucción que se ejecuta independientemente de si se toma la bifurcación o no. ^{[ 3 ] : 20–23, Sección 2.5} RISC-V omite una ranura de retardo de bifurcación porque complica las CPU multiciclo, las CPU superescalares y las tuberías largas. Los predictores de bifurcación dinámicos han tenido suficiente éxito como para reducir la necesidad de bifurcaciones retardadas. ^{[ 42 ]}

En el primer encuentro con una bifurcación, las CPU RISC-V deben asumir que se tomará una bifurcación relativa negativa (es decir, el bit de signo del desplazamiento es "1"). ^{[ 3 ] : 20–23, Sección 2.5} Esto supone que una bifurcación hacia atrás es un bucle y proporciona una dirección predeterminada para que las CPU segmentadas simples puedan llenar su canalización de instrucciones. Aparte de esto, RISC-V no requiere predicción de bifurcaciones , pero las implementaciones de núcleos pueden agregarla. RV32I reserva un espacio de instrucciones "HINT" que actualmente no contiene ninguna sugerencia sobre bifurcaciones; ^{[ 3 ] : 28–29, Sección 2.9} RV64I hace lo mismo. ^{[ 3 ] : 38–39, Sección 5.4}

RISC-V divide las operaciones matemáticas en un conjunto mínimo de instrucciones enteras (conjunto I ) con suma, resta, desplazamiento, lógica bit a bit y bifurcaciones de comparación. Estas pueden simular la mayoría de los demás conjuntos de instrucciones RISC-V mediante software. (Las instrucciones atómicas son una excepción notable). Las instrucciones enteras de RISC-V carecen de la instrucción de cero inicial de conteo y de las operaciones de campo de bits que normalmente se utilizan para acelerar el cálculo de punto flotante por software en un procesador de enteros puros; sin embargo, aunque nominalmente se encuentran en la extensión de manipulación de bits, las extensiones ratificadas Zbb, Zba y Zbs contienen instrucciones enteras adicionales, incluida una instrucción de cero inicial de conteo.

Las instrucciones de multiplicación de enteros (conjunto M ) incluyen multiplicación y división con signo y sin signo. Se incluyen multiplicaciones y divisiones de enteros de doble precisión, así como multiplicaciones y divisiones que producen la palabra de orden superior del resultado. El documento ISA recomienda que los implementadores de CPU y compiladores fusionen una secuencia estandarizada de instrucciones de multiplicación y división de orden superior e inferior en una sola operación, si es posible. ^{[ 3 ] : 43–45}

Las instrucciones de punto flotante (conjunto F ) incluyen aritmética de precisión simple y también bifurcaciones de comparación similares a la aritmética de enteros. Requiere un conjunto adicional de 32 registros de punto flotante. Estos son separados de los registros de enteros. Las instrucciones de punto flotante de doble precisión (conjunto D ) generalmente asumen que los registros de punto flotante son de 64 bits (es decir, de doble ancho), y el subconjunto F está coordinado con el conjunto D. También se define un ISA de punto flotante de 128 bits de precisión cuádruple ( Q ). ^{[ 3 ] : 63–82} Las computadoras RISC-V sin punto flotante pueden usar una biblioteca de software de punto flotante.

RISC-V no provoca excepciones en errores aritméticos, incluidos desbordamiento , ^{[ 3 ] : 17–20} subdesbordamiento, subnormal y división por cero. ^{[ 3 ] : 44–45} En cambio, tanto la aritmética de enteros como la de punto flotante producen valores predeterminados razonables, y las instrucciones de punto flotante establecen bits de estado. ^{[ 3 ] : 66} La división por cero se puede detectar mediante una bifurcación después de la división. ^{[ 3 ] : 44–45} Los bits de estado se pueden comprobar mediante un sistema operativo o una interrupción periódica.

RISC-V admite computadoras que comparten memoria entre múltiples CPU e hilos . El modelo estándar de consistencia de memoria de RISC-V es la consistencia de liberación . Es decir, las cargas y los almacenamientos generalmente se pueden reordenar, pero algunas cargas pueden designarse como operaciones de adquisición que deben preceder a los accesos a memoria posteriores, y algunos almacenamientos pueden designarse como operaciones de liberación que deben seguir a los accesos a memoria anteriores. ^{[ 3 ] : 83–94}

El conjunto de instrucciones base incluye soporte mínimo en forma de una fenceinstrucción para imponer el orden de la memoria. ^{[ 3 ] : 26–27} Aunque esto es suficiente ( fence r, rwproporciona adquisición y fence rw, wproporciona liberación ), las operaciones combinadas pueden ser más eficientes. ^{[ 3 ] : Capítulo 8}

La extensión de operaciones de memoria atómica admite dos tipos de operaciones de memoria atómica para la consistencia de liberación. Primero, proporciona instrucciones de carga reservadalr y de almacenamiento condicionalsclr de propósito general. Realiza una carga e intenta reservar esa dirección para su hilo. Un almacenamiento condicional posterior scen la dirección reservada se realizará solo si la reserva no se rompe por un almacenamiento intermedio de otra fuente. Si el almacenamiento tiene éxito, se coloca un cero en un registro. Si falla, un valor distinto de cero indica que el software necesita reintentar la operación. En cualquier caso, la reserva se libera. ^{[ 3 ] : Capítulo 8}

El segundo grupo de instrucciones atómicas realiza secuencias de lectura-modificación-escritura : una carga (que opcionalmente puede ser una carga-adquisición) en un registro de destino, luego una operación entre el valor cargado y un registro fuente, y finalmente un almacenamiento del resultado (que opcionalmente puede ser un almacenamiento-liberación). Hacer que las barreras de memoria sean opcionales permite combinar las operaciones. Las operaciones opcionales se habilitan mediante bits de adquisición y liberación que están presentes en cada instrucción atómica. RISC-V define nueve operaciones posibles: intercambio (usar directamente el valor del registro fuente); suma; AND, OR y OR exclusivo a nivel de bits; y mínimo y máximo con y sin signo. ^{[ 3 ] : Capítulo 8}

Un diseño de sistema puede optimizar estas operaciones combinadas más que lry sc. Por ejemplo, si el registro de destino para un intercambio es la constante cero, se puede omitir la carga. Si el valor almacenado no se ha modificado desde la carga, se puede omitir el almacenamiento. ^{[ 52 ] : 44}

El IBM System/370 y sus sucesores, incluyendo z/Architecture y x86 , implementan una instrucción compare-and-swap ( ), que prueba y actualiza condicionalmente una ubicación en la memoria: si la ubicación contiene un valor antiguo esperado, lo reemplaza con un nuevo valor dado; luego devuelve una indicación de si realizó el cambio. Sin embargo, generalmente se ejecuta una instrucción simple de tipo load antes de para obtener el valor antiguo. El problema clásico es que si un hilo lee (carga) un valor A , calcula un nuevo valor C y luego usa ( ) para reemplazar A con C , no tiene forma de saber si la actividad concurrente en otro hilo ha reemplazado A con algún otro valor B y luego ha restaurado A entretanto. En algunos algoritmos (por ejemplo, aquellos en los que los valores en memoria son punteros a bloques asignados dinámicamente), este problema ABA puede conducir a resultados incorrectos. La solución más común emplea una instrucción doblemente ancha para actualizar tanto el puntero como un contador adyacente; Desafortunadamente, dicha instrucción requiere un formato de instrucción especial para especificar múltiples registros, realiza varias lecturas y escrituras, y puede tener una operación de bus compleja. ^{[ 3 ] : 48–49}cascascascascas

La alternativa lr/ sces más eficiente. Generalmente solo requiere una carga de memoria, y minimizar las operaciones de memoria lentas es deseable. También es exacta: controla todos los accesos a la celda de memoria, en lugar de simplemente asegurar un patrón de bits. Sin embargo, a diferencia de cas, puede permitir el bloqueo mutuo , en el que dos o más hilos provocan repetidamente fallos en las instrucciones de los demás. RISC-V garantiza el progreso hacia adelante (sin bloqueo mutuo) si el código sigue las reglas sobre la temporización y la secuencia de instrucciones: 1) Debe usar solo el subconjunto I. 2) Para evitar fallos de caché repetitivos, el código (incluido el bucle de reintento) no debe ocupar más de 16 instrucciones consecutivas. 3) No debe incluir instrucciones del sistema ni de barrera, ni saltos hacia atrás entre lry sc. 4) El salto hacia atrás al bucle de reintento debe ser a la secuencia original. ^{[ 3 ] : 48–49}

La especificación proporciona un ejemplo de cómo usar las instrucciones atómicas de lectura-modificación-escritura para bloquear una estructura de datos. ^{[ 3 ] : 54}

El conjunto de instrucciones estándar RISC-V especifica que todas las instrucciones son de 32 bits. Esto hace que la implementación sea particularmente simple, pero al igual que otros procesadores RISC con codificación de instrucciones de 32 bits, resulta en un tamaño de código mayor que en conjuntos de instrucciones con instrucciones de longitud variable. ^{[ 3 ] : 99 [ 54 ]}

Para compensar, las instrucciones de 32 bits de RISC-V son en realidad de 30 bits; 3/4 del espacio de código de operación se reserva para un conjunto de instrucciones comprimidas de longitud variable opcional (pero recomendado) , RVC, que incluye instrucciones de 16 bits. Al igual que en SuperH , ARM Thumb y MIPS16 , las instrucciones comprimidas son simplemente codificaciones alternativas para un subconjunto de las instrucciones más grandes. Como en SuperH , pero a diferencia de los conjuntos comprimidos de ARM o MIPS, se reservó espacio desde el principio, por lo que no hay un modo de operación separado. Las instrucciones estándar y comprimidas se pueden mezclar libremente. ^{[ 3 ] : 97 [ 54 ]} (La letra de extensión es C .) ^{[ 3 ] : 97}

Dado que (al igual que Thumb-1 y MIPS16) las instrucciones comprimidas son simplemente codificaciones alternativas (alias) para un subconjunto seleccionado de instrucciones más grandes, la compresión se puede implementar en el ensamblador y no es esencial que el compilador siquiera lo sepa.

En 2011 se probó un prototipo de RVC. ^{[ 54 ]} El código del prototipo era un 20 % más pequeño que el código comprimido para PC x86 y MIPS , y un 2 % más grande que el código ARM Thumb-2 . ^{[ 54 ]} También redujo sustancialmente tanto la memoria caché necesaria como el consumo de energía estimado del sistema de memoria. ^{[ 54 ]}

El investigador pretendía reducir el tamaño binario del código para ordenadores pequeños, especialmente sistemas informáticos embebidos . El prototipo incluía 33 de las instrucciones más utilizadas, recodificadas en formatos compactos de 16 bits utilizando códigos de operación previamente reservados para el conjunto comprimido. ^{[ 54 ]} La compresión se realizó en el ensamblador , sin cambios en el compilador. Las instrucciones comprimidas omitieron campos que suelen ser cero, utilizaron valores inmediatos pequeños o accedieron a subconjuntos (16 u 8) de los registros. addies muy común y a menudo compresible. ^{[ 54 ]}

Gran parte de la diferencia de tamaño con respecto al conjunto Thumb de ARM se debía a que RISC-V, y el prototipo, no tenían instrucciones para guardar y restaurar múltiples registros. En su lugar, el compilador generaba instrucciones convencionales que accedían a la pila. El ensamblador RVC del prototipo solía convertirlas a formatos comprimidos que ocupaban la mitad del espacio. Sin embargo, esto seguía consumiendo más espacio de código que las instrucciones ARM para guardar y restaurar múltiples registros. El investigador propuso modificar el compilador para que llamara a rutinas de biblioteca para guardar y restaurar registros. Estas rutinas tenderían a permanecer en una caché de código y, por lo tanto, se ejecutarían rápidamente, aunque probablemente no tan rápido como una instrucción para guardar múltiples registros. ^{[ 54 ]}

El estándar RVC requiere el uso ocasional de instrucciones de 32 bits. Varias propuestas de RVC no estándar están completas, no requieren instrucciones de 32 bits y se dice que tienen densidades más altas que el estándar RVC. ^{[ 56 ] [ 57 ]} Otra propuesta se basa en estas y afirma usar también un rango de codificación menor. ^{[ 58 ]}

Un conjunto de instrucciones para las CPU integradas más pequeñas (conjunto E) se reduce de otras maneras: solo se admiten 16 de los 32 registros enteros. ^{[ 3 ] : Capítulo 4} Se pueden utilizar todas las extensiones actuales; se está considerando una extensión de punto flotante para usar los registros enteros para valores de punto flotante. El conjunto de instrucciones privilegiado solo admite el modo máquina, el modo usuario y los esquemas de memoria que utilizan la reubicación de direcciones base y límite. ^{[ 41 ]}

Se ha debatido sobre un perfil de microcontrolador para RISC-V, con el fin de facilitar el desarrollo de sistemas embebidos complejos. Este perfil se centra en un soporte más rápido y sencillo para interrupciones mediante lenguaje C, modos de seguridad simplificados y una interfaz binaria de aplicación POSIX simplificada . ^{[ 59 ]}

Los corresponsales también han propuesto ISA RV16E de 16 bits más pequeñas y no estándar : Varias propuestas serias usarían las instrucciones C de 16 bits con 8 registros de 16 bits. ^{[ 57 ] [ 56 ]} Una broma del Día de los Inocentes propuso una disposición muy práctica: Utilizar 16 registros enteros de 16 bits, con las ISA EIMC estándar (incluidas las instrucciones de 32 bits). La broma consistía en usar la conmutación de bancos cuando una CPU de 32 bits sería claramente superior con el mayor espacio de direcciones. ^{[ 60 ]}

El conjunto de instrucciones (ISA) de RISC-V incluye una especificación de conjunto de instrucciones privilegiadas independiente , que describe principalmente tres niveles de privilegio más un modo de hipervisor ortogonal. A diciembre de 2021 , la versión 1.12 es ratificada por RISC-V International. ^{[ 41 ]}

La versión 1.12 de la especificación admite varios tipos de sistemas informáticos:

1. Sistemas que solo tienen modo máquina , tal vez para sistemas embebidos simples,
2. Sistemas con modo máquina (para un supervisor simple ) y modo usuario para implementar sistemas embebidos relativamente seguros,
3. Sistemas con modo máquina, modo supervisor (para el sistema operativo) y modos de usuario para sistemas operativos típicos.

Estos corresponden aproximadamente a sistemas con hasta cuatro "anillos" de privilegio y seguridad , como máximo: máquina, hipervisor, supervisor y usuario. Se espera que cada capa también tenga una capa delgada de software de soporte estandarizado que se comunique con una capa más privilegiada, o hardware. ^{[ 41 ]}

La ISA también incluye un modo hipervisor que es ortogonal a los modos usuario y supervisor. ^{[ 61 ]} La característica básica es un bit de configuración que permite que el código de nivel supervisor acceda a los registros del hipervisor o provoca una interrupción en los accesos. Este bit permite que el modo supervisor gestione directamente el hardware necesario para un hipervisor. Esto simplifica la implementación de hipervisores alojados por un sistema operativo. Este es un modo popular para ejecutar computadoras a escala de almacén. Para admitir hipervisores no alojados, el bit puede hacer que estos accesos interrumpan al hipervisor. El diseño también simplifica el anidamiento de hipervisores, en el que un hipervisor se ejecuta bajo otro hipervisor, y si es necesario permite que el kernel utilice las características del hipervisor dentro de su propio código. Como resultado, la forma hipervisor de la ISA admite cinco modos: máquina, supervisor, usuario, supervisor bajo hipervisor y usuario bajo supervisor.

La especificación del conjunto de instrucciones privilegiadas define explícitamente los hilos de hardware , o harts . El uso de múltiples hilos de hardware es una práctica común en ordenadores más potentes. Cuando un hilo se bloquea esperando memoria, otros suelen poder continuar. Los hilos de hardware pueden ayudar a aprovechar mejor la gran cantidad de registros y unidades de ejecución en las CPU rápidas con ejecución fuera de orden. Finalmente, los hilos de hardware pueden ser una forma sencilla y eficaz de gestionar las interrupciones : no se requiere guardar ni restaurar registros, simplemente se ejecuta un hilo de hardware diferente. Sin embargo, el único hilo de hardware necesario en un ordenador RISC-V es el hilo cero. ^{[ 41 ]}

Las interrupciones y las excepciones se gestionan conjuntamente. Las excepciones se producen por la ejecución de instrucciones, incluidas las instrucciones ilegales y las llamadas al sistema, mientras que las interrupciones se producen por eventos externos. Las definiciones de los registros de control y estado existentes admiten las excepciones de error y memoria de RISC-V, y un pequeño número de interrupciones, normalmente mediante un "interruptor local avanzado del núcleo" (ACLINT). ^{[ 62 ]} Para sistemas con más interrupciones, la especificación también define un controlador de interrupciones a nivel de plataforma (PLIC) para coordinar un gran número de interrupciones entre varios procesadores. Las interrupciones siempre comienzan en el nivel de máquina con mayor privilegio, y los registros de control de cada nivel tienen bits de reenvío explícitos para enrutar las interrupciones a código con menos privilegios. Por ejemplo, el hipervisor no necesita incluir software que se ejecute en cada interrupción para reenviarla a un sistema operativo. En su lugar, durante la configuración, puede establecer bits para reenviar la interrupción. ^{[ 41 ]}

La especificación admite varios sistemas de memoria. El sistema exclusivamente físico es adecuado para los sistemas embebidos más sencillos. También existen cuatro sistemas de memoria virtual de estilo UNIX para la memoria caché en sistemas de almacenamiento masivo. Los sistemas de memoria virtual admiten MMU con cuatro tamaños, con direcciones de 32, 39, 48 y 57 bits. Todos los sistemas de memoria virtual admiten páginas de 4 KiB, árboles de tabla de páginas multinivel y utilizan algoritmos muy similares para recorrer los árboles de tabla de páginas. Todos están diseñados para el recorrido de la tabla de páginas por hardware o software. Para reducir opcionalmente el coste de los recorridos de la tabla de páginas, las páginas de gran tamaño pueden ser páginas hoja en niveles superiores del árbol de tabla de páginas de un sistema. SV32 solo es compatible con implementaciones de 32 bits, tiene un árbol de tabla de páginas de dos capas y admite superpáginas de 4 MiB. SV39 tiene una tabla de páginas de tres niveles y admite superpáginas de 2 MiB y gigapáginas de 1 GiB. Se requiere SV48 para admitir SV39. También tiene una tabla de páginas de 4 niveles y admite superpáginas de 2 MiB, gigapáginas de 1 GiB y terapáginas de 512 GiB. SV57 tiene una tabla de páginas de 5 niveles y admite superpáginas de 2 MiB, gigapáginas de 1 GiB, terapáginas de 512 GiB y petapáginas de 256 TiB. Las superpáginas se alinean en los límites de página para el tamaño de página inmediatamente inferior. ^{[ 41 ]}          

Algunas extensiones ISA de manipulación de bits fueron ratificadas en noviembre de 2021 (Zba, Zbb, Zbc, Zbs). ^{[ 44 ]} Las extensiones Zba, Zbb y Zbs son posiblemente extensiones de las instrucciones enteras estándar I: Zba contiene instrucciones para acelerar el cálculo de las direcciones de los elementos de matrices en matrices de tipos de datos de tamaño 2, 4 u 8 bytes (sh1add, sh2add, sh3add), y para procesadores de 64 (y 128) bits cuando se indexan con enteros sin signo (add.uw, sh1add.uw, sh2add.uw, sh3add.uw y slli.uw). Las instrucciones Zbb contienen operaciones para contar bits 0 iniciales, finales o todos los bits 1 en operaciones de palabras completas y de 32 bits (clz, clzw, ctz, ctzw, cpop, cpopw), reversión del orden de bytes (rev8), instrucciones lógicas con negación de la segunda entrada (andn, orn, xnor), extensión de signo y cero (sext.b, sext.h, zext.h) que no se pudieron proporcionar como casos especiales de otras instrucciones (andi, addiw, add.wu), mínimo y máximo de enteros (con y sin signo), rotación (izquierda y derecha) de bits en un registro y palabras de 32 bits (rori, roriw, ror, rorw, rol, rolw), y una operación de "combinación o" byte a byte que permite la detección de un byte cero en un registro completo, útil para manejar funciones de cadenas terminadas en nulo al estilo C. La extensión Zbs permite establecer, obtener, borrar y alternar bits individuales en un registro por su índice (bseti, bset, bexti, bext, bclri, bclr, binvi, binv).

La extensión Zbc incluye instrucciones para la "multiplicación sin acarreo", que realiza la multiplicación de polinomios sobre el cuerpo de Galois GF(2) (clmul, clmulh, clmulr). Estas instrucciones son útiles para la criptografía y las comprobaciones CRC de la integridad de los datos.

Bien ejecutado, un subconjunto de manipulación de bits más especializado puede ayudar en operaciones criptográficas, gráficas y matemáticas. Otras instrucciones que se han discutido incluyen instrucciones para desplazar unos, una inversión generalizada de bits, permutaciones de barajado y de barra transversal, colocación de campos de bits, extracción y depósito de dos palabras, bytes o medias palabras en un registro, instrucciones CRC, operaciones de matriz de bits (solo RV64), mezcla condicional, movimiento condicional, desplazamientos de embudo. Los criterios de inclusión documentados en el borrador eran compatibles con las filosofías RISC-V y los formatos ISA, mejoras sustanciales en la densidad o velocidad del código (es decir, al menos una reducción de 3 por 1 en las instrucciones) y aplicaciones sustanciales en el mundo real, incluido el soporte preexistente del compilador. La versión 0.93 de la extensión de manipulación de bits incluye esas instrucciones; ^{[ 63 ]} algunas de ellas ahora están en la versión 1.0.1 de la extensión de criptografía de instrucciones fuente escalares y de entropía . ^{[ 46 ]}

Las instrucciones Packed-SIMD son ampliamente utilizadas por las CPU comerciales para acelerar de forma económica el procesamiento de señales multimedia y otras señales digitales . ^{[ 42 ]} Para sistemas RISC-V simples y de costo reducido, la especificación del ISA base propuso utilizar los bits de los registros de punto flotante para realizar aritmética paralela de subpalabra de instrucción única, datos múltiples ( SIMD ).

En 2017, un proveedor publicó una propuesta más detallada en la lista de correo, y esta puede citarse como la versión 0.1. ^{[ 64 ]} A partir de 2019, la eficiencia de esta ISA propuesta varía de 2x a 5x una CPU base para una variedad de códecs DSP. ^{[ 65 ]} La propuesta carecía de formatos de instrucción y una asignación de licencia a RISC-V International, pero fue revisada por la lista de correo. ^{[ 64 ]} Algunas partes impopulares de esta propuesta fueron que agregó un código de condición, el primero en un diseño RISC-V, registros adyacentes enlazados (también una primicia) y tiene un contador de bucle que puede ser difícil de implementar en algunas microarquitecturas.

El conjunto de instrucciones de procesamiento vectorial propuesto podría dejar obsoleto el conjunto SIMD empaquetado . Los diseñadores esperan contar con la flexibilidad suficiente para que una CPU pueda implementar instrucciones vectoriales en los registros de un procesador estándar. Esto permitiría implementaciones mínimas con un rendimiento similar al de un conjunto de instrucciones multimedia, como se mencionó anteriormente. Sin embargo, un verdadero coprocesador vectorial podría ejecutar el mismo código con un rendimiento superior. ^{[ 66 ]}

A fecha de 19 de septiembre de 2021  La extensión vectorial se encuentra en la versión 1.0. ^{[ 67 ]} Se trata de un diseño conservador y flexible de un procesador vectorial de precisión mixta de propósito general, adecuado para ejecutar núcleos de cómputo . El código se portaría fácilmente a CPU con diferentes longitudes de vector, idealmente sin necesidad de recompilación. ^{[ 66 ]}

Por el contrario, las extensiones SIMD de vector corto son menos convenientes. Estas se utilizan en x86 , ARM y PA-RISC . En ellas, un cambio en el ancho de palabra obliga a modificar el conjunto de instrucciones para ampliar los registros vectoriales (en el caso de x86, de registros MMX de 64 bits a extensiones SIMD de transmisión (SSE) de 128 bits , a extensiones vectoriales avanzadas (AVX) de 256 bits y a AVX-512 ). El resultado es un conjunto de instrucciones cada vez mayor y la necesidad de adaptar el código existente a las nuevas instrucciones.

En la arquitectura vectorial RISC-V, en lugar de fijar la longitud del vector, se dispone de instrucciones ( vsetvli, vsetivli, y ) que toman un tamaño solicitado y establecen la longitud del vector al mínimo entre el límite de hardware y el tamaño solicitado. Por lo tanto, la propuesta de RISC-V se asemeja más al diseño de vector largo de Cray o a la extensión vectorial escalable de ARM. Es decir, cada vector de hasta 32 vectores tiene la misma longitud. ^{[ 67 ] : 25}vsetvl

La aplicación especifica el ancho total del vector que requiere, y el procesador determina la longitud del vector que puede proporcionar con los recursos disponibles en el chip. Esto se realiza mediante una instrucción ( vsetcfg) con cuatro operandos inmediatos, que especifican el número de registros vectoriales necesarios para cada ancho disponible. El total no debe ser superior al límite direccionable de 32, pero puede ser menor si la aplicación no los requiere todos. La longitud del vector está limitada por el almacenamiento disponible en el chip dividido por el número de bytes de almacenamiento necesarios para cada entrada. (También pueden existir límites de hardware adicionales, lo que a su vez puede permitir implementaciones de estilo SIMD). ^{[ 66 ]}

Fuera de los bucles vectoriales, la aplicación puede poner a cero el número de registros vectoriales solicitados, ahorrando al sistema operativo el trabajo de conservarlos en los cambios de contexto . ^{[ 66 ]}

La longitud del vector no solo es variable arquitectónicamente, sino que también está diseñada para variar en tiempo de ejecución. Para lograr esta flexibilidad, es probable que el conjunto de instrucciones utilice rutas de datos de ancho variable y operaciones de tipo variable mediante sobrecarga polimórfica. ^{[ 66 ]} El objetivo es que esto pueda reducir el tamaño y la complejidad del ISA y del compilador. ^{[ 66 ]}

Los recientes procesadores vectoriales experimentales con rutas de datos de ancho variable también muestran aumentos rentables en operaciones por segundo (velocidad), área (menor costo) y vatio (mayor duración de la batería). ^{[ 68 ]}

A diferencia de una unidad de procesamiento gráfico moderna típica , no hay planes para proporcionar hardware especial para admitir la predicción de bifurcaciones . En su lugar, se utilizará la predicción basada en compilador de menor costo. ^{[ 66 ] [ 69 ]}

Existe una especificación preliminar para el depurador asistido por hardware de RISC-V . El depurador utilizará un sistema de transporte como el Grupo Conjunto de Acción de Pruebas ( JTAG ) o el Bus Serie Universal ( USB ) para acceder a los registros de depuración. Una interfaz de depuración de hardware estándar puede admitir una interfaz abstracta estandarizada o alimentación de instrucciones . ^{[ 70 ] [ 71 ]}

A partir de enero de 2017 La forma exacta de la interfaz abstracta sigue sin estar definida, pero las propuestas incluyen un sistema mapeado en memoria con direcciones estandarizadas para los registros de los dispositivos de depuración o un registro de comandos y un registro de datos accesibles al sistema de comunicación. ^{[ 70 ]} Los corresponsales afirman que sistemas similares son utilizados por la interfaz de modo de depuración en segundo plano (BDM) de Freescale para algunas CPU, ARM , OpenRISC y LEON de Aeroflex . ^{[ 70 ]}

En la alimentación de instrucciones , la CPU procesará una excepción de depuración para ejecutar instrucciones individuales escritas en un registro. Esto puede complementarse con un registro de paso de datos y un módulo para acceder directamente a la memoria. La alimentación de instrucciones permite que el depurador acceda al ordenador exactamente como lo haría un software. También minimiza los cambios en la CPU y se adapta a muchos tipos de CPU. Se dijo que esto era especialmente apropiado para RISC-V porque está diseñado explícitamente para muchos tipos de ordenadores. El registro de paso de datos permite que un depurador escriba un bucle de movimiento de datos en la RAM y luego ejecute el bucle para mover datos dentro o fuera del ordenador a una velocidad cercana a la velocidad máxima del canal de datos del sistema de depuración. ^{[ 70 ]} Los corresponsales dicen que sistemas similares son utilizados por MIPS Technologies MIPS , Intel Quark , Xtensa de Tensilica y para la interfaz de modo de depuración en segundo plano (BDM) de las CPU Power ISA de Freescale . ^{[ 70 ]}

Un proveedor propuso un subsistema de rastreo de hardware para estandarización, donó un diseño conforme e inició una revisión. ^{[ 72 ] [ 73 ]} La propuesta consiste en un módulo de hardware que puede rastrear la ejecución de código en la mayoría de las CPU RISC-V. Para reducir la tasa de datos y permitir rutas más simples o menos costosas para los datos de rastreo, la propuesta no genera datos de rastreo que puedan calcularse a partir de una imagen binaria del código. Envía solo datos que indican rutas "no inferibles" a través del programa, como qué bifurcaciones condicionales se toman. Para reducir las tasas de datos, las bifurcaciones que pueden calcularse, como las bifurcaciones incondicionales, no se rastrean. La interfaz propuesta entre el módulo y la unidad de control es una señal lógica para cada tipo de instrucción no inferible. Las direcciones y otros datos se proporcionarán en un bus especializado conectado a las fuentes de datos apropiadas en una CPU. La estructura de datos enviada a una unidad de rastreo externa es una serie de mensajes cortos con los datos necesarios. Los detalles del canal de datos no se describen intencionalmente en la propuesta, porque es probable que varios sean útiles.

La organización RISC-V mantiene una lista de implementaciones de CPU y SoC RISC-V. ^{[ 74 ]} Debido a las guerras comerciales y posibles sanciones que impedirían a China acceder a ISA propietarias, a partir de 2023 el país planeaba cambiar la mayoría de sus arquitecturas de CPU y diseños de microcontroladores (MCU) a núcleos RISC-V. ^{[ 75 ]}

En 2023, la Unión Europea tenía previsto aportar 270  millones de euros en el marco de un Acuerdo Marco de Asociación (FPA) a una única empresa capaz y dispuesta a llevar a cabo un proyecto de desarrollo de CPU RISC-V destinado a superordenadores, servidores y centros de datos. ^{[ 76 ]} El objetivo de la Unión Europea era independizarse de los acontecimientos políticos de otros países y «fortalecer su soberanía digital y establecer estándares, en lugar de seguir los de otros». ^{[ 77 ]}

Según The Register , los medios chinos informaron en marzo de 2025, durante la conferencia donde se lanzó la CPU de grado servidor Alibaba DAMO Xuantie C930, que altos ejecutivos de Alibaba Cloud habían predicho que RISC-V se convertiría en una arquitectura de nube principal ya en 2030. ^{[ 78 ]} Según Reuters , en 2025, organismos gubernamentales chinos habían estado trabajando en una "guía" que promovería el uso generalizado de RISC-V en toda China. ^{[ 78 ]}

En 2019, SiFive de Santa Clara, California, anunció su primer núcleo de CPU RISC-V de alto rendimiento con ejecución fuera de orden , la serie U8. ^{[ 79 ]} SiFive se estableció específicamente para desarrollar hardware RISC-V y comenzó a lanzar modelos de procesadores en 2017. ^{[ 80 ] [ 81 ]} Estos incluían un sistema en un chip (SoC) de cuatro núcleos y 64 bits (RV64GC) capaz de ejecutar sistemas operativos de propósito general como Linux . ^{[ 82 ]}

En julio de 2019, DAMO Academy, ^{[ 83 ] [ 84 ]} el brazo de investigación de Alibaba Group de Hangzhou , China, anunció el procesador  Xuantie 910 de 2,5 GHz, 16 núcleos y 64 bits (RV64GC) con ejecución fuera de orden . ^{[ 85 ]} En octubre de 2021, el Xuantie 910 se lanzó como un diseño de código abierto. ^{[ 86 ]}

En 2022, Imagination Technologies de Kings Langley, Inglaterra, anunció que había combinado su propio núcleo RISC-V Catapult de 64 bits con su GPU IMG BXE-2-32 en un SoC, que fue validado por Andes Technology. ^{[ 87 ]} La GPU BXE admite Vulkan 1.2, OpenGL ES 3.x/2.0/1.1, OpenCL 3.0 y las API HAL de Android NN. ^{[ 87 ]}

En noviembre de 2023, DAMO presentó tres procesadores actualizados: el Xuantie C920, el Xuantie C907 y el Xuantie R910; estos procesadores estaban destinados a diversas áreas de aplicación, incluyendo vehículos autónomos, inteligencia artificial (IA), discos duros empresariales y comunicaciones de red. ^{[ 88 ]}

En 2024, SpacemiT , una empresa china con sede en Hangzhou , desarrolló su "Key Stone K1", un procesador de ocho núcleos y 64 bits disponible en el ordenador BPI-F3 , así como en los siguientes dispositivos: LicheePi 3A, Milk-V Jupiter, DeepComputing DC-ROMA LAPTOP II y SpacemiT MUSEbook con el sistema operativo Bianbu OS. El procesador se basa en el diseño de núcleo X60, integra una unidad gráfica Imagination Technologies IMG BXE-2-32 y admite la extensión vectorial RVV 1.0. ^{[ 89 ]}

En enero de 2025, SpacemiT anunció el desarrollo de un procesador para servidores con hasta 64 núcleos RISC-V, llamado "VitalStone V100" y fabricado con una  tecnología de proceso de 12 nm. ^{[ 90 ] [ 91 ] [ 92 ]} El procesador VitalStone V100 se basa en gran medida en el diseño del proyecto OpenC910, un diseño que a su vez se basa en el procesador Xuantie C910, diseñado por la Academia DAMO de Alibaba. ^{[ 93 ]}

En marzo de 2025, la Academia DAMO de Alibaba lanzó el núcleo Xuantie C930 de grado servidor, ^{[ 94 ]} que admitía la familia de perfiles RVA23 de próxima generación, requerida por Ubuntu Linux a partir de octubre de 2025. ^{[ 95 ] [ 96 ]} El núcleo de CPU C930 se publicitó como ideal para servidores, computadoras personales y automóviles autónomos. ^{[ 95 ]} Creó una competencia significativa para la empresa SiFive, con sede en California , y su núcleo P870, cuyo diseño SiFive ya había lanzado en octubre de 2023. ^{[ 97 ] [ 98 ]} El P870 fue el primer núcleo de SiFive en admitir la nueva familia de perfiles RVA23. ^{[ 99 ]} Sin embargo, tanto con respecto al diseño del C930 como al del P870, en agosto de 2025 no se habían fabricado chips físicos para la venta general. ^{[ 100 ]}

El 26  de marzo de 2026, Alibaba lanzó el Xuantie C950, un núcleo de procesador RISC-V de 64 bits de alto rendimiento. ^{[ 101 ]} Este núcleo, que se construyó sobre el perfil RVA23 actualizado, fue diseñado para cargas de trabajo altas como IA de borde, computación en la nube y otros sistemas de alto rendimiento. ^{[ 101 ]} El C950 tenía una frecuencia de reloj máxima de 3,2 GHz y estaba listo para la producción en un nodo de proceso avanzado de 5 nm, con fuentes que indicaban que TSMC fabricaría el C950. ^{[ 102 ]} La revista industrial EE Times comentó que los puntos de referencia de rendimiento del C950 demostraron que un diseño de código abierto podía alcanzar niveles de rendimiento que, hasta 2026, solo los diseños propietarios de Intel o Arm podían alcanzar. ^{[ 102 ]} Según el director ejecutivo de Alibaba, Yongming Wu, el C950 fue un intento de "participar en un codiseño más profundo con la infraestructura en la nube de Alibaba y el modelo Qwen [lenguaje extenso] para proporcionar una mayor rentabilidad" en un esfuerzo por alcanzar a los fabricantes de chips occidentales. ^{[ 103 ]}