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señal de reloj

Señal de reloj y leyenda En electrónica, y especialmente en circuitos digitales síncronos , una señal de reloj (históricamente también conocida como pulso lógico ) [ 1 ] es una ...

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Señal de reloj y leyenda

En electrónica, y especialmente en circuitos digitales síncronos , una señal de reloj (históricamente también conocida como pulso lógico ) [ 1 ] es una señal lógica electrónica ( voltaje o corriente ) que oscila entre un estado alto y uno bajo a una frecuencia constante y se utiliza como un metrónomo para sincronizar las acciones de los circuitos digitales . En un circuito lógico síncrono , el tipo más común de circuito digital, la señal de reloj se aplica a todos los dispositivos de almacenamiento, biestables y pestillos, y hace que todos cambien de estado simultáneamente, evitando condiciones de carrera .

La señal de reloj se genera mediante un oscilador electrónico llamado generador de reloj . La señal de reloj más común es una onda cuadrada con un ciclo de trabajo del 50 % . Los circuitos que utilizan la señal de reloj para la sincronización pueden activarse en el flanco ascendente, en el flanco descendente o, en el caso de la doble velocidad de datos , en ambos flancos del ciclo de reloj.

circuitos digitales

La mayoría de los circuitos integrados (CI) de complejidad suficiente utilizan una señal de reloj para sincronizar las distintas partes del circuito, con una frecuencia inferior a los retardos de propagación internos en el peor de los casos . En algunos casos, se requiere más de un ciclo de reloj para realizar una acción predecible. A medida que los CI se vuelven más complejos, el problema de proporcionar relojes precisos y sincronizados a todos los circuitos se vuelve cada vez más difícil. El ejemplo más destacado de estos chips complejos es el microprocesador , componente central de los ordenadores modernos, que se basa en un reloj de un oscilador de cristal . Las únicas excepciones son los circuitos asíncronos, como las CPU asíncronas .

Una señal de reloj también puede estar controlada mediante una señal de activación, es decir, combinada con una señal de control que la habilita o deshabilita para una parte específica del circuito. Esta técnica se utiliza a menudo para ahorrar energía al desconectar partes de un circuito digital cuando no están en uso, pero conlleva una mayor complejidad en el análisis de temporización.

Reloj monofásico

La mayoría de los circuitos síncronos modernos utilizan únicamente un "reloj monofásico"; en otras palabras, todas las señales de reloj se transmiten (en la práctica) por un solo cable.

Reloj de dos fases

En circuitos síncronos , un "reloj de dos fases" se refiere a señales de reloj distribuidas en dos cables, cada uno con pulsos que no se superponen. Tradicionalmente, un cable se llama fase 1 o φ1 ( phi 1), y el otro cable lleva la señal de "fase 2" o "φ2". [ 2 ] [ 3 ] [ 4 ] [ 5 ] Debido a que las dos fases están garantizadas como no superpuestas, se pueden usar biestables con compuerta en lugar de flip-flops activados por flanco para almacenar información de estado siempre que las entradas de los biestables en una fase solo dependan de las salidas de los biestables en la otra fase. Dado que un biestable con compuerta usa solo cuatro compuertas en comparación con las seis compuertas de un flip-flop activado por flanco, un reloj de dos fases puede dar lugar a un diseño con un número total de compuertas menor, pero generalmente a costa de cierta penalización en la dificultad del diseño y el rendimiento.

En la década de 1970, los circuitos integrados de semiconductores de óxido metálico (MOS) solían utilizar señales de reloj duales (un reloj de dos fases). Estas se generaban externamente tanto para los microprocesadores Motorola 6800 como para los Intel 8080. [ 6 ]  La siguiente generación de microprocesadores incorporó la generación de reloj en el chip. El 8080 utiliza un reloj de 2 MHz, pero su rendimiento de procesamiento es similar al del  6800 de 1 MHz. El 8080 requiere más ciclos de reloj para ejecutar una instrucción del procesador. Debido a su lógica dinámica , el 6800 tiene una frecuencia de reloj mínima de 100  kHz y el 8080, de 500  kHz. En 1976 se lanzaron versiones de mayor velocidad de ambos microprocesadores. [ 7 ]

El 6501 requiere un generador de reloj externo de 2 fases. El MOS Technology 6502 utiliza la misma lógica de 2 fases internamente, pero además incluye un generador de reloj de 2 fases integrado en el chip, por lo que solo necesita una entrada de reloj de una sola fase, lo que simplifica el diseño del sistema.

Reloj de 4 fases

Algunos circuitos integrados antiguos utilizan lógica de cuatro fases , lo que requiere una entrada de reloj de cuatro fases que consta de cuatro señales de reloj separadas y no superpuestas. [ 8 ] Esto era particularmente común entre los primeros microprocesadores como el National Semiconductor IMP-16 , el Texas Instruments TMS9900 y el conjunto de chips Western Digital MCP-1600 utilizado en el DEC LSI-11 .

Los relojes de cuatro fases rara vez se han utilizado en procesadores CMOS más recientes, como el microprocesador DEC WRL MultiTitan [ 9 ] y en la tecnología Fast14 de Intrinsity . La mayoría de los microprocesadores y microcontroladores modernos utilizan un reloj de una sola fase.

multiplicador de reloj

Muchos microordenadores modernos utilizan un multiplicador de reloj que multiplica una señal de reloj externa de menor frecuencia por la frecuencia de reloj adecuada del microprocesador. Esto permite que la CPU funcione a una frecuencia mucho mayor que el resto del ordenador, lo que proporciona mejoras de rendimiento en situaciones en las que la CPU no necesita esperar a un factor externo (como la memoria o la entrada/salida ).

Cambio de frecuencia dinámico

La gran mayoría de los dispositivos digitales no requieren un reloj con una frecuencia fija y constante. Siempre que se respeten los periodos mínimo y máximo del reloj, el tiempo entre los flancos del reloj puede variar considerablemente. Estos dispositivos digitales funcionan igual de bien con un generador de reloj que cambia dinámicamente su frecuencia, como la generación de reloj de espectro ensanchado , el escalado dinámico de frecuencia , etc. Los dispositivos que utilizan lógica estática ni siquiera tienen un periodo máximo de reloj (o, dicho de otro modo, una frecuencia mínima); estos dispositivos pueden ralentizarse y pausarse indefinidamente, para luego reanudarse a la velocidad máxima del reloj en cualquier momento posterior.

Otros circuitos

Algunos circuitos sensibles de señal mixta , como los convertidores analógico-digitales de precisión , utilizan ondas sinusoidales en lugar de ondas cuadradas como señales de reloj, ya que las ondas cuadradas contienen armónicos de alta frecuencia que pueden interferir con los circuitos analógicos y generar ruido . Estas señales de reloj sinusoidales suelen ser diferenciales , puesto que este tipo de señal tiene el doble de velocidad de variación y, por lo tanto, la mitad de incertidumbre de temporización que una señal de un solo extremo con el mismo rango de voltaje. Las señales diferenciales irradian con menor intensidad que una línea simple. Como alternativa, se puede utilizar una línea simple apantallada por las líneas de alimentación y tierra.

En los circuitos CMOS, las capacitancias de puerta se cargan y descargan continuamente. Un condensador no disipa energía, pero esta se desperdicia en los transistores de control. En la computación reversible , se pueden usar inductores para almacenar esta energía y reducir las pérdidas, pero suelen ser bastante grandes. Como alternativa, mediante el uso de un reloj de onda sinusoidal, puertas de transmisión CMOS y técnicas de ahorro de energía, se pueden reducir los requisitos de potencia.

Distribución

La forma más eficaz de llevar la señal de reloj a cada parte de un chip que la necesita, con la menor desviación , es una rejilla metálica. En un microprocesador grande, la potencia utilizada para controlar la señal de reloj puede superar el 30 % de la potencia total utilizada por todo el chip. Toda la estructura, con las compuertas en los extremos y todos los amplificadores intermedios, debe cargarse y descargarse en cada ciclo. [ 10 ] [ 11 ] Para ahorrar energía, el control de reloj desactiva temporalmente parte del árbol.

La red de distribución de reloj (o árbol de reloj , cuando esta red forma una estructura arbórea como un árbol H ) distribuye la(s) señal(es) de reloj desde un punto común a todos los elementos que la necesitan. Dado que esta función es vital para el funcionamiento de un sistema síncrono, se ha prestado mucha atención a las características de estas señales de reloj y a las redes eléctricas utilizadas en su distribución. Las señales de reloj suelen considerarse simples señales de control; sin embargo, poseen características y atributos muy especiales.

Las señales de reloj suelen tener la mayor carga de salida y operan a las velocidades más altas de cualquier señal dentro del sistema síncrono. Dado que las señales de datos reciben una referencia temporal de las señales de reloj, las formas de onda de reloj deben ser particularmente limpias y nítidas. Además, estas señales de reloj se ven particularmente afectadas por la miniaturización tecnológica (véase la ley de Moore ), ya que las líneas de interconexión globales largas se vuelven significativamente más resistivas a medida que disminuyen sus dimensiones. Este aumento de la resistencia de la línea es una de las razones principales de la creciente importancia de la distribución del reloj en el rendimiento síncrono. Finalmente, el control de cualquier diferencia e incertidumbre en los tiempos de llegada de las señales de reloj puede limitar severamente el rendimiento máximo de todo el sistema y crear condiciones de carrera en las que una señal de datos incorrecta puede quedar atrapada en un registro.

La mayoría de los sistemas digitales síncronos constan de bancos en cascada de registros secuenciales con lógica combinacional entre cada conjunto de registros. Los requisitos funcionales del sistema digital se satisfacen mediante las etapas lógicas. Cada etapa lógica introduce un retardo que afecta al rendimiento de temporización, y este rendimiento del diseño digital puede evaluarse en relación con los requisitos de temporización mediante un análisis de temporización. A menudo, se deben tener en cuenta consideraciones especiales para cumplir con los requisitos de temporización. Por ejemplo, el rendimiento global y los requisitos de temporización locales pueden satisfacerse mediante la inserción cuidadosa de registros de pipeline en ventanas de tiempo igualmente espaciadas para cumplir con las restricciones de temporización críticas en el peor de los casos . Un diseño adecuado de la red de distribución de reloj ayuda a garantizar que se cumplan los requisitos de temporización críticos y que no existan condiciones de carrera (véase también desviación del reloj ).

Los componentes de retardo que conforman un sistema síncrono general se componen de tres subsistemas individuales: los elementos de almacenamiento de memoria, los elementos lógicos y los circuitos de relojería y la red de distribución.

Actualmente se están desarrollando nuevas estructuras para mitigar estos problemas y proporcionar soluciones eficaces. Las áreas importantes de investigación incluyen técnicas de reloj resonante ("malla de reloj resonante"), [ 12 ] [ 13 ] [ 14 ] [ 15 ] interconexión óptica en chip y metodologías de sincronización local .

Véase también

Referencias

  1. ↑ FM1600B Microcircuit Computer Ferranti Digital Systems (PDF) . Bracknell, Berkshire, Reino Unido: Ferranti Limited , Departamento de Sistemas Digitales. Octubre de 1968 [septiembre de 1968]. Lista DSD 68/6. Archivado (PDF) del original el 19 de mayo de 2020. Consultado el 19 de mayo de 2020 .
  2. ↑ Reloj de dos fases. Archivado el 9 de noviembre de 2007 en Wayback Machine .
  3. ↑ Generador de reloj bifásico no superpuesto , Tams-www.informatik.uni-hamburg.de, archivado del original el 26-12-2011 , recuperado el 08-01-2012
  4. ↑ Conceptos en imagen digital: sincronización de CCD de dos fases , Micro.magnet.fsu.edu , consultado el 8 de enero de 2012
  5. ↑ Celda cgf104: Generador de reloj de dos fases no superpuestas , Hpc.msstate.edu, archivado del original el 8 de febrero de 2012 , recuperado el 8 de enero de 2012.
  6. ↑ "Cómo controlar un microprocesador" . Electrónica . 49 (8). Nueva York: McGraw-Hill: 159. 15 de abril de 1976.El departamento de componentes de Motorola vendía circuitos integrados híbridos que incluían un oscilador de cuarzo. Estos circuitos integrados generaban las formas de onda bifásicas no superpuestas que requerían los procesadores 6800 y 8080. Posteriormente, Intel produjo el generador de reloj 8224 y Motorola el MC6875. Los procesadores Intel 8085 y Motorola 6802 incorporan este circuito en su chip.
  7. ↑ "El procesador 8080 μP de mayor velocidad de Intel" (PDF) . Microcomputer Digest . 2 (3). Cupertino, CA: Microcomputer Associates: 7. Septiembre de 1975. Archivado del original (PDF) el 23 de enero de 2019. Consultado el 24 de enero de 2011 .
  8. ↑ Conceptos en imagen digital - Sincronización CCD de cuatro fases , Micro.magnet.fsu.edu , consultado el 8 de enero de 2012
  9. ↑ Jouppi, NP ; Tang, JF (1989). "Un microprocesador CMOS de 32 bits sostenido de 20 MIPS con una alta relación entre el rendimiento sostenido y el máximo". IEEE Journal of Solid-State Circuits . 24 (5): 1348– 59. Bibcode : 1989IJSSC..24.1348J . doi : 10.1109/JSSC.1989.572612 .
  10. ↑ Anand Lal Shimpi (2008), Intel's Atom Architecture: The Journey Begins , archivado del original el 16 de enero de 2010.
  11. ↑ Paul V. Bolotoff (2007), Alpha: La historia en hechos y comentarios , archivado del original el 18 de febrero de 2012 , recuperado el 3 de enero de 2012 , la energía consumida por el subsistema de reloj de EV6 fue aproximadamente el 32% de la energía total del núcleo. En comparación, fue aproximadamente el 25% para EV56, aproximadamente el 37% para EV5 y aproximadamente el 40% para EV4.
  12. ↑ Chan, SC; Shepard, KL; Restle, PJ (2005). "Distribuciones globales de reloj de carga resonante de fase uniforme y amplitud uniforme". IEEE Journal of Solid-State Circuits . 40 (1): 102. Bibcode : 2005IJSSC..40..102C . doi : 10.1109/JSSC.2004.838005 . S2CID 16239014 . 
  13. ↑ David Shan et al. "Mega-malla de reloj resonante para el IBM z13" . 2015.
  14. ↑ Wu Long Liu; Guoqing Chen; Yu Wang; Huazhong Yang. "Modelado y optimización de malla de reloj resonante de baja potencia" . 2015.
  15. ↑ "Síntesis del árbol del reloj" .

Lecturas adicionales

  • Eby G. Friedman (Ed.), Redes de distribución de reloj en circuitos y sistemas VLSI , ISBN 0-7803-1058-6, IEEE Press. 1995.
  • Eby G. Friedman , «Redes de distribución de reloj en circuitos integrados digitales síncronos», Actas del IEEE , vol. 89, n.º 5, págs.  665-692, mayo de 2001. doi : 10.1109/5.929649
  • "Concurso ISPD 2010 de síntesis de redes de reloj de alto rendimiento" , Simposio Internacional sobre Diseño Físico, Intel, IBM, 2010.
  • D.-J. Lee, "Síntesis de redes de reloj de alto rendimiento y bajo consumo en presencia de variación" , tesis doctoral, Universidad de Michigan, 2011.
  • IL Markov , D.-J. Lee, "Ajuste algorítmico de árboles de reloj y estructuras no arbóreas derivadas" , en Actas de la Conferencia Internacional sobre Diseño Asistido por Computadora (ICCAD), 2011.
  • VG Oklobdzija, VM Stojanovic, DM Markovic y NM Nedovic, Sincronización digital de sistemas: aspectos de alto rendimiento y bajo consumo energético , ISBN 0-471-27447-X, IEEE Press/Wiley-Interscience, 2003.
  • Mitch Dale, "El poder del control de reloj RTL" , Electronic Systems Design Engineering Incorporating Chip Design , 20 de enero de 2007.

Adaptado de Eby Friedman. Archivado el 12 de agosto de 2014 en la columna de Wayback Machine en el boletín electrónico de ACM SIGDA por Igor Markov. El texto original está disponible en https://web.archive.org/web/20100711135550/http://www.sigda.org/newsletter/2005/eNews_051201.html

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