Hispanopedia WikiEn la fabricación de semiconductores , el proceso de "7 nm" es un término que designa el nodo tecnológico MOSFET posterior al de "10 nm" , definido por la Hoja de Ruta Internacional para Dispositivos y Sistemas (IRDS), que a su vez fue precedida por la Hoja de Ruta Tecnológica Internacional para Semiconductores (ITRS). Se basa en la tecnología FinFET (transistor de efecto de campo de aleta), un tipo de tecnología MOSFET multigates .
A partir de 2021, el estándar de litografía IRDS proporciona una tabla de dimensiones para el nodo de "7 nm", [ 1 ] con los ejemplos que se muestran a continuación:
El estándar IRDS Lithography 2021 es un documento retrospectivo, ya que la primera producción en volumen de un proceso de marca "7 nm" fue en 2016 con la producción de Taiwan Semiconductor Manufacturing Company ( TSMC ) de chips de memoria SRAM de 256 Mbit utilizando un proceso "7 nm " llamado N7. [ 2 ] Samsung comenzó la producción en masa de sus dispositivos de proceso "7 nm" (7LPP) en 2018. [ 3 ] Estos nodos de proceso tenían la misma densidad de transistores aproximada que el nodo " 10 nm Enhanced Superfin " de Intel, posteriormente renombrado como "Intel 7". [ 4 ]
Desde al menos 1997, la escala de longitud de un nodo de proceso no se ha referido a ninguna dimensión particular en los circuitos integrados, como la longitud de la puerta, el paso del metal o el paso de la puerta, ya que los nuevos procesos de litografía ya no reducían uniformemente todas las características en un chip. A finales de la década de 2010, la escala de longitud se había convertido en un nombre comercial [ 5 ] que indicaba una nueva generación de tecnologías de proceso, sin ninguna relación con las propiedades físicas. [ 6 ] [ 7 ] [ 8 ] Los estándares ITRS e IRDS anteriores tenían una guía insuficiente sobre las convenciones de nomenclatura de nodos de proceso para abordar las dimensiones ampliamente variables en un chip, lo que llevó a una divergencia entre cómo las fundiciones marcaban su litografía y las dimensiones reales que lograban sus nodos de proceso.
El primer procesador móvil convencional de "7 nm" destinado al mercado masivo, el Apple A12 Bionic , se anunció en el evento de Apple de septiembre de 2018. [ 9 ] Aunque Huawei anunció su propio procesador de "7 nm" antes que el Apple A12 Bionic, el Kirin 980, el 31 de agosto de 2018, el Apple A12 Bionic se lanzó al mercado masivo antes que el Kirin 980. Ambos chips fueron fabricados por TSMC. [ 10 ]
En 2019, [ 11 ] AMD lanzó sus procesadores " Rome " (EPYC 2) para servidores y centros de datos, que se basan en el nodo N7 de TSMC [ 12 ] y cuentan con hasta 64 núcleos y 128 hilos. También lanzaron sus procesadores de escritorio para consumidores " Matisse " con hasta 16 núcleos y 32 hilos. Sin embargo, el chip de E/S en el módulo multichip (MCM) de Rome se fabrica con el proceso de 14 nm (14HP) de GlobalFoundries , mientras que el chip de E/S de Matisse utiliza el proceso de "12 nm" (12LP+) de GlobalFoundries . La serie Radeon RX 5000 también se basa en el proceso N7 de TSMC.
Historia
Demostraciones tecnológicas
A principios de la década de 2000, los investigadores comenzaron a demostrar MOSFETs de nivel de 7 nm , y un equipo de IBM que incluía a Bruce Doris, Omer Dokumaci, Meikei Ieong y Anda Mocuta fabricó con éxito un MOSFET de silicio sobre aislante (SOI) de 6 nm . [ 13 ] [ 14 ] Poco después, en 2003, los investigadores de NEC , Hitoshi Wakabayashi y Shigeharu Yamagami, avanzaron aún más al fabricar un MOSFET de 5 nm. [ 15 ] [ 16 ]
En julio de 2015, IBM anunció que había construido los primeros transistores funcionales con tecnología de "7 nm", utilizando un proceso de silicio-germanio . [ 17 ] [ 18 ] [ 19 ] [ 20 ] Con un mayor desarrollo en febrero de 2017, TSMC produjo celdas de memoria SRAM de 256 Mbit utilizando su proceso de "7 nm", con un área de celda de 0,027 micrómetros cuadrados , [ 21 ] dando un tamaño mínimo de característica cuadrada:
Esto se acumuló en el volumen inicial de producción de 7 nm de TSMC en 2018. [ 2 ]
Comercialización y tecnologías previstas
En 2015, Intel preveía que en el nodo de 7 nm se tendrían que utilizar semiconductores III-V en los transistores, lo que indicaba un cambio alejándose del silicio. [ 22 ]
En abril de 2016, TSMC anunció que la producción de prueba de "7 nm" comenzaría en la primera mitad de 2017. [ 23 ] En abril de 2017, TSMC comenzó la producción de riesgo de chips de memoria SRAM de 256 Mbit utilizando un proceso de "7 nm" (N7FF+), [ 2 ] con litografía ultravioleta extrema (EUV). [ 24 ] El plan de producción de "7 nm" de TSMC, a principios de 2017,El objetivo era utilizar inicialmente litografía de inmersión ultravioleta profunda (DUV) en este nodo de proceso (N7FF), y pasar de la producción en volumen de riesgo a la producción comercial en el segundo trimestre de 2017 al segundo trimestre de 2018. Además, se planificó la producción de su generación posterior "7 nm" (N7FF+).utilizar patrones múltiples EUV y tener una transición estimada de riesgo a fabricación en volumen entre 2018 y 2019. [ 25 ]
En septiembre de 2016, GlobalFoundries anunció la producción de prueba en la segunda mitad de 2017 y la producción de riesgo a principios de 2018, con chips de prueba ya en funcionamiento. [ 26 ]
En febrero de 2017, Intel anunció Fab 42 en Chandler, Arizona , que según los comunicados de prensa de ese momento se esperabapara producir microprocesadores utilizando un proceso de fabricación de "7 nm" (Intel 4 [ 27 ] ). [ 28 ] En ese momento, la empresa no había publicado ningún valor esperado para las longitudes de las características en este nodo de proceso.
En abril de 2018, TSMC anunció la producción en volumen de chips de "7 nm" (CLN7FF, N7). En junio de 2018, la compañía anunció el aumento de la producción en masa. [ 3 ]
En mayo de 2018, Samsung anunció la producción de chips de "7 nm" (7LPP) para finales de ese año. ASML Holding NV es su principal proveedor de máquinas de litografía EUV. [ 29 ]
En agosto de 2018, GlobalFoundries anunció que detendría el desarrollo de chips de "7 nm", alegando costos. [ 30 ]
El 28 de octubre de 2018, Samsung anunció que su proceso de segunda generación "7nm" (7LPP) había entrado en fase de producción de prueba y que, en ese momento, se esperaba que entrara en producción en masa para 2019.
El 17 de enero de 2019, durante la teleconferencia sobre los resultados del cuarto trimestre de 2018, TSMC mencionó que diferentes clientes tendrían "diferentes variantes" de la tecnología "7nm" de segunda generación. [ 31 ]
El 16 de abril de 2019, TSMC anunció su proceso de "6 nm" llamado (CLN6FF, N6), que, según un comunicado de prensa realizado el 16 de abril de 2019, se esperaba que estuviera en productos de producción en masa a partir de 2021. [ 32 ]En ese momento se esperaba que N6 utilizara EUVL en hasta 5 capas, en comparación con hasta 4 capas en su proceso N7+. [ 33 ]
El 28 de julio de 2019, TSMC anunció su proceso de segunda generación de "7 nm" llamado N7P, que se proyectaba que estaría basado en DUV como su proceso N7. [ 34 ] Dado que N7P era totalmente compatible con IP con el "7 nm" original, mientras que N7+ (que usa EUV) no lo era, N7+ (anunciado anteriormente como "7 nm+") iba a ser un proceso separado de "7 nm". N6 ("6 nm"), otro proceso basado en EUV, estaba planeado en ese momento para ser lanzado más tarde incluso que el proceso de "5 nm" (N5) de TSMC, con compatibilidad de IP con N7. En su conferencia de resultados del primer trimestre de 2019, TSMC reiteró su declaración del cuarto trimestre de 2018 [ 31 ] de que se esperaba que N7+ hubiera generado menos de 1000 millones de dólares taiwaneses en ingresos en 2019. [ 35 ]
El 5 de octubre de 2019, AMD anunció su hoja de ruta EPYC , que incluye chips Milan fabricados con el proceso N7+ de TSMC. [ 36 ]
El 7 de octubre de 2019, TSMC anunció que había comenzado a entregar productos N7+ al mercado en grandes cantidades. [ 37 ]
El 26 de julio de 2021, Intel anunció su nueva hoja de ruta de fabricación, renombrando todos sus nodos de proceso futuros. [ 27 ] El proceso "10nm" Enhanced SuperFin (10ESF) de Intel, que era aproximadamente equivalente al proceso N7 de TSMC, se conocería a partir de entonces como "Intel 7", mientras que su proceso anterior de "7nm" se llamaría "Intel 4". [ 27 ] [ 38 ] Como resultado, en ese momento se planeó que los primeros procesadores de Intel basados en Intel 7 comenzaran a distribuirse en la segunda mitad de 2022,mientras que Intel anunció anteriormente que planeaba lanzar procesadores de "7 nm" en 2023. [ 39 ]
Comercialización de tecnología
En junio de 2018, AMD anunció el lanzamiento de las GPU Radeon Instinct de 7 nm en la segunda mitad de 2018. [ 40 ] En agosto de 2018, la compañía confirmó el lanzamiento de las GPU. [ 41 ]
El 21 de agosto de 2018, Huawei anunció su SoC HiSilicon Kirin 980 para ser utilizado en sus modelos Huawei Mate 20 y Mate 20 Pro , fabricados con el proceso de 7 nm (N7) de TSMC .
El 12 de septiembre de 2018, Apple anunció su chip A12 Bionic , utilizado en el iPhone XS y el iPhone XR , fabricado con el proceso de 7 nm (N7) de TSMC . El procesador A12 se convirtió en el primer chip de 7 nm para uso masivo, ya que se lanzó antes que el Huawei Mate 20. [ 42 ] [ 43 ]
El 30 de octubre de 2018, Apple anunció su chip A12X Bionic utilizado en el iPad Pro fabricado con el proceso de 7 nm (N7) de TSMC . [ 44 ]
El 4 de diciembre de 2018, Qualcomm anunció sus procesadores Snapdragon 855 y 8cx, fabricados con el proceso de 7 nm (N7) de TSMC . [ 45 ] El primer producto de consumo masivo que incorporó el Snapdragon 855 fue el Lenovo Z5 Pro GT, anunciado el 18 de diciembre de 2018. [ 46 ]
El 29 de mayo de 2019, MediaTek anunció su SoC 5G fabricado con un proceso de 7 nm de TSMC. [ 47 ]
El 7 de julio de 2019, AMD lanzó oficialmente su serie Ryzen 3000 de unidades centrales de procesamiento, basadas en el proceso de 7 nm de TSMC y la microarquitectura Zen 2 .
El 6 de agosto de 2019, Samsung anunció su SoC Exynos 9825, el primer chip fabricado con su proceso 7LPP. El Exynos 9825 es el primer chip de consumo masivo fabricado con EUVL . [ 48 ]
El 6 de septiembre de 2019, Huawei anunció sus SoC HiSilicon Kirin 990 4G y 990 5G , fabricados utilizando los procesos N7 y N7+ de TSMC. [ 49 ]
El 10 de septiembre de 2019, Apple anunció su chip A13 Bionic utilizado en el iPhone 11 y el iPhone 11 Pro , fabricado con el proceso N7P de segunda generación de TSMC. [ 50 ]
La fabricación de 7 nm (nodos N7) representó el 36% de los ingresos de TSMC en el segundo trimestre de 2020. [ 51 ]
El 17 de agosto de 2020, IBM anunció su procesador Power10 . [ 50 ]
El 26 de julio de 2021, Intel anunció que sus procesadores Alder Lake se fabricarían utilizando su proceso recientemente renombrado "Intel 7", anteriormente conocido como "10nm Enhanced SuperFin". [ 27 ] En ese momento, según los comunicados de prensa, se esperaba que estos procesadores se lanzaran en la segunda mitad de 2021.La compañía confirmó anteriormente una familia de microprocesadores de 7 nm, ahora llamada "Intel 4", [ 27 ] llamada Meteor Lake, que se lanzará en 2023. [ 52 ] [ 53 ]
Dificultades para establecer patrones
Se prevé que el nodo de fundición de "7 nm" utilice alguna de las siguientes tecnologías de modelado, o una combinación de ellas: división de paso , modelado autoalineado y litografía EUV . Cada una de estas tecnologías presenta importantes desafíos en el control de la dimensión crítica (CD), así como en la colocación de patrones, todos ellos relacionados con elementos adyacentes.
División del tono
La división de patrones implica separar las características demasiado próximas entre sí en diferentes máscaras, que se exponen sucesivamente, seguidas de un proceso de litografía y grabado. Debido al uso de diferentes exposiciones, siempre existe el riesgo de errores de superposición entre ellas, así como de diferentes dimensiones críticas (CD) como resultado de dichas exposiciones.
Patrones de espaciadores
El patrón de espaciadores implica depositar una capa sobre características pre-patronadas y luego grabar para formar espaciadores en las paredes laterales de esas características, denominadas características centrales. Después de eliminar las características centrales, los espaciadores se utilizan como máscara de grabado para definir trincheras en la capa subyacente. Si bien el control de CD del espaciador es generalmente excelente, el CD de la trinchera puede caer en una de dos poblaciones, debido a las dos posibilidades de estar ubicada donde se ubicaba una característica central o en el espacio restante. Esto se conoce como "desplazamiento de paso". [ 54 ] Generalmente, paso = CD central + CD de espacio + 2 * CD del espaciador, pero esto no garantiza que CD central = CD de espacio. Para características FEOL como el aislamiento de puerta o área activa (por ejemplo, aletas), el CD de la trinchera no es tan crítico como el CD definido por el espaciador, en cuyo caso, el patrón de espaciadores es en realidad el enfoque de patrón preferido.
Cuando se utiliza el patrón cuádruple autoalineado (SAQP), se emplea un segundo espaciador que reemplaza al primero. En este caso, el CD del núcleo se reemplaza por CD del núcleo – 2 * CD del segundo espaciador, y el CD del espacio se reemplaza por CD del espacio – 2 * CD del segundo espaciador. Por lo tanto, algunas dimensiones de las características están estrictamente definidas por el CD del segundo espaciador, mientras que las dimensiones restantes están definidas por el CD del núcleo, el paso del núcleo y los CD del primer y segundo espaciador. El CD del núcleo y el paso del núcleo se definen mediante litografía convencional, mientras que los CD de los espaciadores son independientes de la litografía. Se espera que esto tenga menos variación que la división del paso, donde una exposición adicional define su propio CD, tanto directamente como mediante superposición.
Las líneas definidas por espaciadores también requieren corte. Los puntos de corte pueden desplazarse durante la exposición, lo que provoca que los extremos de las líneas se deformen o que se produzcan intrusiones en las líneas adyacentes.
La litografía-grabado-litografía-grabado autoalineada (SALELE) se ha implementado para el patrón BEOL de "7 nm". [ 55 ]
litografía EUV
La litografía ultravioleta extrema (también conocida como EUV o EUVL ) es capaz de resolver características inferiores a 20 nm en el estilo de litografía convencional. Sin embargo, la naturaleza reflectante 3D de la máscara EUV produce nuevas anomalías en la formación de imágenes. Un problema particular es el efecto de dos barras, donde un par de características idénticas en forma de barra no enfocan de la misma manera. Una característica está esencialmente en la "sombra" de la otra. En consecuencia, las dos características generalmente tienen diferentes CD que cambian al enfocar, y estas características también cambian de posición al enfocar. [ 56 ] [ 57 ] [ 58 ] Este efecto puede ser similar al que se puede encontrar con la división de paso. Un problema relacionado es la diferencia del mejor enfoque entre características de diferentes pasos. [ 59 ]
La EUV también presenta problemas para imprimir de forma fiable todas las características en una gran población; algunos contactos pueden faltar por completo o las líneas pueden estar puenteadas. Esto se conoce como fallos de impresión estocásticos. [ 60 ] [ 61 ] El nivel de defectos es del orden de 1K/mm 2 . [ 62 ]
La separación entre puntas es difícil de controlar para EUV, debido principalmente a la limitación de iluminación. [ 63 ] Se prefiere una o varias exposiciones separadas para las líneas de corte.
Se han utilizado máscaras de desplazamiento de fase atenuadas en la producción para el nodo de 90 nm para ventanas de enfoque adecuadas para contactos de paso arbitrario con la longitud de onda del láser ArF (193 nm), [ 64 ] [ 65 ] mientras que esta mejora de resolución no está disponible para EUV. [ 66 ] [ 67 ]
En la conferencia de litografía EUV de SPIE de 2021, un cliente de TSMC informó que el rendimiento de contacto EUV era comparable al rendimiento de multipatrón por inmersión. [ 68 ]
Comparación con nodos anteriores
Debido a estos desafíos, la tecnología de "7 nm" plantea una dificultad de modelado sin precedentes en la etapa final de la línea (BEOL). El nodo de fundición anterior de alto volumen y larga vida útil (Samsung "10 nm", TSMC "16 nm") utilizaba la división de paso para las capas metálicas de paso más ajustado. [ 69 ] [ 70 ] [ 71 ]
Tiempo de ciclo: inmersión frente a EUV
Debido a que las herramientas de inmersión son más rápidas actualmente, el multipatrón se sigue utilizando en la mayoría de las capas. En las capas que requieren cuádruple patrón por inmersión, el rendimiento de finalización de capa mediante EUV es comparable. En las demás capas, la inmersión sería más productiva para completar la capa incluso con multipatrón.
Gestión de reglas de diseño en la producción en serie
El patrón de metal de "7 nm" que actualmente practica TSMC implica líneas de patrón doble autoalineadas (SADP) con cortes insertados dentro de una celda en una máscara separada según sea necesario para reducir la altura de la celda. [ 74 ] Sin embargo, se utiliza el patrón cuádruple autoalineado (SAQP) para formar la aleta, el factor más importante para el rendimiento. [ 75 ] Las comprobaciones de reglas de diseño también permiten evitar el patrón múltiple de vías y proporcionan suficientes espacios libres para los cortes, de modo que solo se necesita una máscara de corte. [ 75 ]
Nodos de proceso y ofertas de proceso
La denominación de los nodos de proceso por parte de cuatro fabricantes diferentes (TSMC, Samsung, SMIC e Intel) está parcialmente impulsada por el marketing y no está directamente relacionada con ninguna distancia medible en un chip ; por ejemplo, el nodo "7nm" de TSMC era anteriormente similar en algunas dimensiones clave al nodo "10nm" de primera iteración planificado por Intel, antes de que Intel lanzara iteraciones posteriores, culminando en "10nm Enhanced SuperFin", que luego fue renombrado como "Intel 7" por razones de marketing. [ 76 ] [ 77 ]
Dado que la implementación de EUV a "7 nm" aún es limitada, el multipatrón sigue desempeñando un papel importante en el costo y el rendimiento; EUV añade consideraciones adicionales. La resolución para la mayoría de las capas críticas aún está determinada por el multipatrón. Por ejemplo, para los "7 nm" de Samsung, incluso con capas de paso de 36 nm con un solo patrón EUV, las capas de paso de 44 nm aún requerirían cuádruple patrón. [ 78 ]
El proceso "7nm" 7LP (Leading Performance) de GlobalFoundries habría ofrecido un rendimiento un 40 % superior o un consumo de energía un 60 % o más inferior, con una reducción de la densidad al doble y un coste por chip entre un 30 % y un 45 % inferior al de su proceso "14nm". El paso de polisilicio contactado (CPP) habría sido de 56 nm y el paso mínimo de metal (MMP) de 40 nm, producido con patrón doble autoalineado (SADP). Una celda SRAM de 6 transistores habría tenido un tamaño de 0,269 micras cuadradas. GlobalFoundries planeaba utilizar finalmente la litografía EUV en un proceso mejorado llamado 7LP+. [ 99 ] Posteriormente, GlobalFoundries detuvo todo el desarrollo de procesos "7nm" y posteriores. [ 100 ]
El nuevo proceso "Intel 7" de Intel, anteriormente conocido como "10nm Enhanced SuperFin" (10ESF), se basa en su nodo anterior de "10nm". Este nodo ofrecerá un aumento del 10-15% en el rendimiento por vatio . Mientras tanto, se esperaba que su antiguo proceso de "7nm", ahora llamado "Intel 4", se lanzara en 2023. [ 101 ]En aquel momento se habían hecho públicos pocos detalles sobre el nodo "Intel 4", aunque se había estimado que su densidad de transistores era de al menos 202 millones de transistores por milímetro cuadrado. [ 27 ] [ 102 ]En 2020, Intel había estado experimentando problemas con su proceso "Intel 4" hasta el punto de subcontratar la producción de sus GPU Ponte Vecchio. [ 103 ] [ 104 ]
Notas
- ↑ Intel 7 también ha sido descrito como un proceso de 10 nm . [ 84 ]
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Enlaces externos
- Hoja de ruta tecnológica internacional para los nodos de litografía de semiconductores
- Inventos taiwaneses