Conjunto de instrucciones XOP

El conjunto de instrucciones XOP ( eXtended Operations ^{[ 1 ]} ) , anunciado por AMD el 1 de mayo de 2009, es una extensión de las instrucciones del núcleo SSE de 128 bits en el conjunto de instrucciones x86 y AMD64 para el núcleo del procesador Bulldozer , que se lanzó el 12 de octubre de 2011. ^{[ 2 ]} Sin embargo, AMD eliminó el soporte para XOP a partir de Zen (microarquitectura) en adelante. ^{[ 3 ]}

El conjunto de instrucciones XOP contiene varios tipos de instrucciones vectoriales, ya que originalmente se concibió como una importante actualización de SSE . La mayoría de las instrucciones son de enteros, pero también incluye instrucciones de permutación y extracción de fracciones de punto flotante. Consulte el índice para ver la lista de tipos de instrucciones.

XOP es un subconjunto revisado de lo que originalmente se concibió como SSE5 . Se modificó para que fuera similar a AVX , pero sin superponerse con él; las partes que se superponían con AVX se eliminaron o se trasladaron a estándares separados, como FMA4 ( multiplicación y acumulación de vectores de punto flotante ) y CVT16 ( conversión de punto flotante de precisión media implementada como F16C por Intel ). ^{[ 1 ]}

Todas las instrucciones SSE5 que eran equivalentes o similares a las instrucciones de los conjuntos de instrucciones AVX y FMA4 anunciados por Intel se han modificado para utilizar la codificación propuesta por Intel. Las instrucciones enteras sin equivalentes en AVX se clasificaron como la extensión XOP. ^{[ 1 ]} Las instrucciones XOP tienen un byte de código de operación 8F ( hexadecimal ), pero por lo demás, un esquema de codificación casi idéntico al de AVX con el prefijo VEX de 3 bytes.

Algunos comentaristas ^{[ 4 ]} han interpretado esto como evidencia de que Intel no ha permitido a AMD utilizar ninguna parte del amplio espacio de codificación VEX. AMD se ha visto obligada a usar códigos diferentes para evitar cualquier combinación de códigos que Intel pudiera estar utilizando en su proceso de desarrollo para otros fines. El esquema de codificación XOP es lo más similar posible al esquema VEX, sin riesgo de que los códigos de AMD se solapen con futuros códigos de Intel. Esta inferencia es especulativa, ya que no hay información pública disponible sobre las negociaciones entre ambas compañías al respecto.

El uso del byte 8F requiere que los m-bits (véase el esquema de codificación VEX ) tengan un valor mayor o igual a 8 para evitar la superposición con las instrucciones existentes. ^{[ Nota 1 ]} El byte C4 utilizado en el esquema VEX no tiene esta restricción. Esto podría impedir el uso de los m-bits para otros fines en el futuro en el esquema XOP, pero no en el esquema VEX. Otro posible problema es que los bits pp tienen el valor 00 en el esquema XOP, mientras que tienen el valor 01 en el esquema VEX para las instrucciones que no tienen un equivalente heredado. Esto podría complicar el uso de los bits pp para otros fines en el futuro.

Un problema de compatibilidad similar radica en la diferencia entre los conjuntos de instrucciones FMA3 y FMA4 . Intel propuso inicialmente FMA4 en la versión 3 de la especificación AVX/FMA para reemplazar el FMA de 3 operandos propuesto por AMD en SSE5. Tras la adopción de FMA4 por parte de AMD, Intel canceló el soporte para FMA4 y volvió a FMA3 en la versión 5 de la especificación AVX/FMA (véase el historial de FMA ). ^{[ 1 ] [ 5 ] [ 6 ]}

En marzo de 2015, AMD reveló explícitamente en la descripción del parche para el paquete GNU Binutils que Zen , su arquitectura x86-64 de tercera generación en su primera iteración (znver1 – Zen, versión 1), no admitirá las instrucciones TBM, FMA4, XOPy LWPdesarrolladas específicamente para la familia de microarquitecturas "Bulldozer". ^{[ 7 ] [ 8 ]}

Estas son las versiones enteras del conjunto de instrucciones FMA . Todas son instrucciones de cuatro operandos, similares a FMA4 , y todas operan con números enteros con signo.

Las instrucciones de suma horizontal suman valores adyacentes en el vector de entrada. El tamaño de salida en las instrucciones a continuación describe la amplitud de la suma horizontal realizada. Por ejemplo, la operación de byte a palabra horizontal suma dos bytes a la vez y devuelve el resultado como un vector de palabras, mientras que la operación de byte a palabra cuádruple suma ocho bytes a la vez y devuelve el resultado como un vector de palabras cuádruples. En SSSE3 se pueden encontrar seis instrucciones adicionales de suma y resta horizontales , pero operan con dos vectores de entrada y solo realizan dos operaciones.

Este conjunto de instrucciones de comparación de vectores toma un valor inmediato como argumento adicional. El valor inmediato controla el tipo de comparación que se realiza. Hay ocho comparaciones posibles para cada instrucción. Los vectores se comparan y todas las comparaciones que se evalúan como verdaderas establecen todos los bits correspondientes en el destino a 1, y las comparaciones falsas establecen todos los mismos bits a 0. Este resultado se puede usar directamente en la instrucción VPCMOV para un movimiento condicional vectorizado .

VPCMOVfunciona como una variante bit a bit de las instrucciones de mezcla en SSE4 . Al igual que la instrucción AVX VPBLENDVB, es una instrucción de cuatro operandos con tres operandos de origen y un destino. Para cada bit en el tercer operando (que actúa como selector), 1 selecciona el mismo bit en el primer origen, y 0 selecciona el mismo en el segundo origen. Cuando se usa junto con las instrucciones de comparación de vectores XOP anteriores, esto se puede usar para implementar un movimiento ternario vectorizado, o si la segunda entrada es igual que el destino, un movimiento condicional ( CMOV).

Las instrucciones de desplazamiento aquí difieren de las de SSE2 en que pueden desplazar cada unidad con una cantidad diferente usando un registro vectorial interpretado como enteros con signo empaquetados. El signo indica la dirección del desplazamiento o rotación, con valores positivos causando un desplazamiento a la izquierda y negativos un desplazamiento a la derecha ^{[ 10 ].} Intel ha especificado un conjunto diferente e incompatible de instrucciones de desplazamiento de vector variable en AVX2. ^{[ 11 ].}

VPPERMEs una instrucción única que combina las instrucciones SSSE3 PALIGNR y PSHUFB, y añade más a ambas. Algunos la comparan con la instrucción AltivecVPERM . ^{[ 12 ]} Recibe tres registros como entrada: los dos primeros son registros fuente y el tercero, el registro selector. Cada byte del selector elige uno de los bytes de uno de los dos registros de entrada para la salida. El selector también puede aplicar efectos a los bytes seleccionados, como establecerlos a 0, invertir el orden de los bits y repetir el bit más significativo. Además, todos los efectos de la entrada pueden invertirse.

Las instrucciones VPERMIL2PDy VPERMIL2PSson dos versiones fuente de las instrucciones VPERMILPDy en AVX , lo que significa que pueden seleccionar la salida de cualquiera de los campos en las dos entradas.VPERMILPSVPPERM

Estas instrucciones extraen la parte fraccionaria de los números de coma flotante, es decir, la parte que se perdería al convertirla a entero.

• AMD :
  • Procesadores de "equipos pesados"
    • Procesadores basados ​​en excavadoras , cuarto trimestre de 2011 ^{[ 13 ]}
    • Procesadores basados ​​en Piledriver , cuarto trimestre de 2012 ^{[ 14 ]}
    • Procesadores basados ​​en apisonadoras , primer trimestre de 2014
    • Procesadores basados ​​en excavadoras (incluida la versión "v2"), 2015

• AVX
• CVT16
• FMA4
• SSE5
• x86