SSE5

La SSE5 (abreviatura de Streaming SIMD Extensions versión 5 ) fue una extensión del conjunto de instrucciones SIMD propuesta por AMD el 30 de agosto de 2007 como complemento a las instrucciones principales SSE de 128 bits en la arquitectura AMD64 .

AMD optó por no implementar SSE5 como se propuso originalmente. En mayo de 2009, AMD reemplazó SSE5 con tres extensiones de conjunto de instrucciones más pequeñas llamadas XOP , FMA4 y F16C , que conservan la funcionalidad propuesta de SSE5, pero codifican las instrucciones de manera diferente para una mejor compatibilidad con el conjunto de instrucciones AVX propuesto por Intel .

Los tres conjuntos de instrucciones derivados de SSE5 se introdujeron en el núcleo del procesador Bulldozer , lanzado en octubre de 2011 en un proceso de 32 nm . ^{[ 1 ]}

Compatibilidad

El paquete de extensión SSE5 de AMD no incluye el conjunto completo de instrucciones SSE4 de Intel , lo que lo convierte en un competidor de SSE4 en lugar de un sucesor.

Mejoras de SSE5

El conjunto de instrucciones SSE5 propuesto constaba de 170 instrucciones (incluidas 46 instrucciones base), muchas de las cuales están diseñadas para mejorar el rendimiento de un solo hilo. Algunas instrucciones SSE5 son instrucciones de 3 operandos , cuyo uso aumentará el número promedio de instrucciones por ciclo que puede lograr el código x86 . ^{[ 2 ]} Las nuevas instrucciones seleccionadas incluyen: ^{[ 3 ]}

Instrucciones de multiplicación-acumulación fusionadas (FMACxx)
Instrucciones de multiplicación y acumulación de enteros (IMAC, IMADC)
Instrucciones de permutación (PPERM, PERMPx) y de movimiento condicional (PCMOV)
Instrucciones de control de precisión, redondeo y conversión

AMD afirmó que SSE5 proporcionaría mejoras drásticas en el rendimiento, particularmente en aplicaciones de computación de alto rendimiento (HPC), multimedia y seguridad informática , incluyendo una ganancia de rendimiento de 5 veces para el cifrado AES y una ganancia de rendimiento del 30 % para la transformada discreta del coseno (DCT) utilizada, por ejemplo, en el procesamiento de vídeo. ^{[ 2 ]}

Revisión de 2009

La especificación SSE5 incluía una extensión propuesta al esquema de codificación general de las instrucciones x86 para permitir que las instrucciones tuvieran más de dos operandos. En 2008, Intel anunció su conjunto de instrucciones AVX , que proponía una forma diferente de codificar instrucciones con más de dos operandos. Los dos esquemas de codificación propuestos, SSE5 y AVX, son mutuamente incompatibles, aunque el esquema AVX tiene ciertas ventajas sobre el esquema SSE5: la más importante es que AVX ofrece un amplio margen para futuras extensiones, incluyendo vectores de mayor tamaño.

En mayo de 2009, AMD publicó una especificación revisada para las instrucciones futuras previstas. Esta revisión modifica el esquema de codificación para hacerlo compatible con el esquema AVX, pero con un byte de prefijo diferente para evitar la superposición entre las instrucciones introducidas por AMD y las introducidas por Intel.

El conjunto de instrucciones revisado ya no lleva el nombre SSE5, que ha sido criticado por ser engañoso, pero la mayoría de las instrucciones en la nueva revisión son funcionalmente idénticas a la especificación SSE5 original; solo difiere la forma en que están codificadas. Las adiciones planificadas al conjunto de instrucciones de AMD constan de tres subconjuntos:

XOP : Instrucciones de multiplicación y acumulación de vectores enteros , suma horizontal de vectores enteros, comparación de vectores enteros, instrucciones de desplazamiento y rotación, instrucciones de permutación de bytes y movimiento condicional, extracción de fracciones de punto flotante.
FMA4 : Multiplicación y acumulación de vectores de punto flotante .
F16C : Conversión de punto flotante de precisión media .

Tanto XOP como FMA4 se eliminan en los procesadores AMD más recientes que utilizan la microarquitectura Zen . ^{[ 4 ]}

Véase también

Referencias

^ Hruska, Joel (14 de noviembre de 2008). "AMD Fusion se retrasa ahora hasta 2011" . Ars Technica .
^ ^a ^b Vance, Ashlee (30 de agosto de 2007). "AMD traza un impulso de un solo hilo con extensiones x86" . The Register .
^ "Conjunto de instrucciones SSE5 de 128 bits" . AMD Developer Central. Archivado del original el 15 de enero de 2008. Consultado el 28 de enero de 2008 .
^ Michael Larabel (3 de marzo de 2017). "El impacto de la optimización del compilador GCC Zen en el rendimiento de AMD Ryzen" . Phoronix . Pero dado que Zen es un diseño completamente nuevo, existen algunas extensiones del conjunto de instrucciones presentes en los procesadores Bulldozer que no se encuentran en Zen/znver1. Entre las que ya no están presentes se incluyen FMA4 y XOP.

Enlaces externos

Un nuevo conjunto de instrucciones SSE: AMD anuncia SSE5 , AnandTech
Manual del programador de la arquitectura AMD64, volumen 6: Instrucciones XOP y FMA4 de 128 y 256 bits.
AMD e Intel son incompatibles: ¿Qué hacer? Foros de desarrolladores de AMD

[1] Hruska, Joel (14 de noviembre de 2008). "AMD Fusion se retrasa ahora hasta 2011" . Ars Technica .

[Reg1-2] Vance, Ashlee (30 de agosto de 2007). "AMD traza un impulso de un solo hilo con extensiones x86" . The Register .

[3] "Conjunto de instrucciones SSE5 de 128 bits" . AMD Developer Central. Archivado del original el 15 de enero de 2008. Consultado el 28 de enero de 2008 .

[4] Michael Larabel (3 de marzo de 2017). "El impacto de la optimización del compilador GCC Zen en el rendimiento de AMD Ryzen" . Phoronix . Pero dado que Zen es un diseño completamente nuevo, existen algunas extensiones del conjunto de instrucciones presentes en los procesadores Bulldozer que no se encuentran en Zen/znver1. Entre las que ya no están presentes se incluyen FMA4 y XOP.

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