XAUI

La interfaz de unidad de conexión de 10 Gigabit ( XAUI / ˈ z aʊ i / ZOW -ee ) es un estándar para extender la interfaz independiente de medios XGMII (10 Gigabit) entre las capas MAC y PHY de Ethernet de 10 Gigabit (10GbE), definida en la cláusula 47 del estándar IEEE 802.3 . Su nombre es una concatenación del número romano X, que significa diez, y las iniciales de " Attachment Unit Interface " (Interfaz de unidad de conexión).

El propósito del extensor XGMII, compuesto por una subcapa XGXS (XGMII Extender Sublayer) en el extremo MAC, una subcapa XGXS en el extremo PHY y una interfaz XAUI entre ellas, es extender la distancia operativa del XGMII y reducir la cantidad de señales de interfaz. Entre sus aplicaciones se incluye la ampliación de la separación física posible entre los componentes MAC y PHY en un sistema Ethernet de 10 Gigabit distribuido en una placa de circuito impreso.

El extensor XGMII tiene las siguientes características:

• Mapeo de señales simple al XGMII
• Rutas de transmisión y recepción de datos independientes
• Cuatro carriles que transmiten los datos y el control XGMII de 32 bits.
• Señalización diferencial con baja oscilación de voltaje (1600 mV _p-p )
• La interfaz de sincronización automática permite el control de fluctuación (jitter) al PCS.
• Tecnología compartida con otras interfaces de 10 Gbit/s.
• Funcionalidad compartida con otros bloques Ethernet de 10 Gbit/s
• Utilización de la codificación 8b/10b

A continuación se presenta una lista de los conceptos principales de XGXS y XAUI:

• El extensor XGMII opcional se puede insertar entre la subcapa de reconciliación y la capa física (PHY ) para extender de forma transparente el alcance físico del XGMII y reducir el número de pines de interfaz de 72 a 16.
• El XGMII está organizado en cuatro carriles, cada uno de los cuales transmite un octeto de datos o un carácter de control en cada flanco del reloj asociado. La fuente XGXS convierte los bytes de un carril XGMII en un flujo de datos serial, autosincronizado y codificado en 8b/10b. Cada uno de los cuatro carriles XGMII se transmite a través de uno de los cuatro carriles XAUI.
• El módulo XGXS de origen convierte los caracteres de control de inactividad (interframe) del XGMII en una secuencia de código de 8 bits/10 bits. El módulo XGXS de destino recupera el reloj y los datos de cada carril XAUI y corrige la desviación de los cuatro carriles XAUI para obtener el XGMII de reloj único.
• El destino XGXS agrega o elimina información del interframe según sea necesario para la compensación de la disparidad de la frecuencia del reloj antes de convertir la secuencia de código del interframe de nuevo en caracteres de control de inactividad XGMII.
• El XGXS utiliza el mismo código y las mismas reglas de codificación que el PCS y el PMA 10GBASE-X especificados en la cláusula 48 de la especificación IEEE 802.3.
• Cada uno de los 4 carriles de recepción y transmisión funciona a una velocidad de 3,125 Gbit/s.
• XAUI incorpora capacidades para superar los problemas de desviación de señal entre carriles mediante un tipo de corrección automática de la desviación. Las señales pueden emitirse en el extremo transmisor de una línea XAUI sin que coincida con precisión el enrutamiento de los cuatro carriles, y se corregirán automáticamente en el receptor. ^{[ 1 ]}

La interfaz RXAUI ( Reduced Pin eXtended Attachment Unit Interface ) es una modificación propietaria creada por Marvell ^{[ 2 ]} y Dune Networks ^{[ 3 ]} (posteriormente adquirida por Broadcom ^{[ 4 ]} ) con el objetivo de aumentar la densidad de puertos reduciendo el número de pines de la interfaz. Los cuatro carriles de la interfaz XAUI estándar, que funcionan a 3,125 Gbit/s, se reemplazan por dos carriles a 6,25 Gbit/s. De este modo, 16 pines de un circuito integrado (4 pares diferenciales de transmisión + 4 de recepción) pueden proporcionar un puerto XAUI o dos puertos RXAUI.

La especificación también define un adaptador XAUI a RXAUI y proporciona una implementación como código RTL Verilog . ^{[ 2 ]} Los proveedores de FPGA ofrecen sus propias implementaciones como bloques IP. ^{[ 5 ] [ 6 ]}

La implementación de XAUI como extensor XGMII opcional está pensada principalmente como una interfaz de chip a chip ( circuito integrado a circuito integrado) implementada mediante pistas en una placa de circuito impreso . Mientras que el XGMII está limitado eléctricamente a distancias de aproximadamente 7 cm, el extensor XGMII permite distancias de hasta aproximadamente 50 cm.

El extensor XGMII admite la velocidad de datos de 10 Gbit/s del XGMII. El flujo de datos MAC de 10 Gbit/s se convierte en cuatro carriles en el XGMII (mediante la subcapa de reconciliación para la transmisión o la capa física para la recepción). El flujo de bytes de cada carril se codifica en 8b/10b mediante el XGXS para su transmisión a través de la interfaz XAUI a una velocidad nominal de 3,125 gigabaud . El XGXS en el extremo físico del extensor XGMII (PHY XGXS) y el XGXS en el extremo de recepción (DTE XGXS) pueden operar con relojes independientes.

El extensor XGMII es transparente para la subcapa de reconciliación y el dispositivo PHY, y opera simétricamente con funciones similares en las rutas de datos de transmisión y recepción del DTE . El extensor XGMII se compone lógicamente de dos XGXS interconectados con una ruta de datos XAUI en cada dirección. Un XGXS actúa como origen de la ruta de datos XAUI en la ruta de transmisión del DTE y como destino en la ruta de recepción. El otro XGXS es ​​el destino en la ruta de transmisión y el origen en la ruta de recepción. Cada ruta de datos XAUI se compone de cuatro carriles serie. Todas las especificaciones del extensor XGMII se basan en la conversión de XGMII a XAUI y viceversa, pero se pueden emplear otras técnicas siempre que el resultado sea que el extensor XGMII funcione como si se hubieran realizado todas las conversiones especificadas. Un ejemplo de esto es el uso de la interfaz XAUI opcional con la capa física 10GBASE-LX4 8b/10b, donde la interfaz XGXS con la subcapa de reconciliación proporciona la funcionalidad PCS y PMA requerida por la capa física. En este caso, no se requiere una capa XGXS en el extremo físico de la interfaz XAUI. Sin embargo, aún podrían ser necesarios mecanismos para eliminar la fluctuación (jitter) introducida en la interfaz XAUI y así cumplir con los requisitos de fluctuación de la capa física.

• Unidad de fijación mediana
• Enchufable de formato pequeño
• convertidor de interfaz Gigabit
• Lista de anchos de banda de los dispositivos

• Documentación oficial de XAUI de IEEE Standards
• Texto completo del estándar 802.3
• Solución XAUI de Ethernet de 10 Gb de Altera
• Solución XAUI de 10 Gb Ethernet de Xilinx
• Físicas XAUI de Snowbush IP
• Documento técnico de la interfaz XAUI 10gea archivado