Optimización de potencia (EDA)

La optimización de energía es el uso de herramientas de automatización de diseño electrónico para optimizar (reducir) el consumo de energía de un diseño digital, como el de un circuito integrado, preservando la funcionalidad.

La creciente velocidad y complejidad de los diseños actuales implica un aumento significativo del consumo de energía de los chips de integración a muy gran escala (VLSI) . Para afrontar este desafío, los investigadores han desarrollado muchas técnicas de diseño diferentes para reducir el consumo. La complejidad de los circuitos integrados actuales, con más de 100 millones de transistores, con una frecuencia de reloj superior a 1 GHz, significa que la optimización manual de la energía sería extremadamente lenta y muy propensa a contener errores. Las herramientas y metodologías de diseño asistido por computadora (CAD) son obligatorias.

Una de las características clave que llevaron al éxito de la tecnología de semiconductores complementarios de óxido metálico, o CMOS , fue su bajo consumo de energía intrínseco. Esto significaba que los diseñadores de circuitos y las herramientas de automatización del diseño electrónico (EDA) podían permitirse concentrarse en maximizar el rendimiento del circuito y minimizar el área del circuito. Otra característica interesante de la tecnología CMOS son sus agradables propiedades de escalado, que han permitido una disminución constante en el tamaño de las características (ver la ley de Moore ), lo que permite sistemas cada vez más complejos en un solo chip, que funcionan a frecuencias de reloj más altas. Las preocupaciones por el consumo de energía entraron en juego con la aparición de los primeros sistemas electrónicos portátiles a fines de la década de 1980. En este mercado, la duración de la batería es un factor decisivo para el éxito comercial del producto. Otro hecho que se hizo evidente aproximadamente al mismo tiempo fue que la creciente integración de más elementos activos por área de chip conduciría a un consumo de energía prohibitivamente grande de un circuito integrado. Un alto nivel absoluto de potencia no solo es indeseable por razones económicas y ambientales, sino que también crea el problema de la disipación de calor. Para mantener el dispositivo funcionando a niveles de temperatura aceptables, el calor excesivo puede requerir sistemas costosos de eliminación de calor.

Estos factores han contribuido al aumento de la potencia como un parámetro de diseño importante, a la par del rendimiento y el tamaño de la matriz. De hecho, el consumo de energía se considera el factor limitante en el continuo escalamiento de la tecnología CMOS. Para responder a este desafío, en la última década aproximadamente, se ha dedicado una investigación intensiva al desarrollo de herramientas de diseño asistido por computadora (CAD) que aborden el problema de la optimización de la potencia. Los esfuerzos iniciales se dirigieron a las herramientas de circuitos y de nivel lógico porque en este nivel las herramientas CAD estaban más maduras y había un mejor manejo de los problemas. Hoy, la mayor parte de la investigación para herramientas CAD apunta a la optimización a nivel de sistema o arquitectura, que potencialmente tienen un mayor impacto general, dada la amplitud de su aplicación.

Junto con las herramientas de optimización, se requieren técnicas eficientes para la estimación de potencia, tanto como un indicador absoluto de que el consumo del circuito cumple con algún valor objetivo como un indicador relativo de los méritos de potencia de diferentes alternativas durante la exploración del espacio de diseño.

El consumo de energía de los circuitos CMOS digitales generalmente se considera en términos de tres componentes:

• El componente de potencia dinámica , relacionado con la carga y descarga de la capacitancia de carga en la salida de la compuerta.
• El componente de potencia de cortocircuito . Durante la transición de la línea de salida (de una compuerta CMOS) de un nivel de voltaje a otro, hay un período de tiempo en el que tanto los transistores PMOS como los NMOS están encendidos, creando así una ruta desde VDD _a tierra.
• El componente de potencia estática , debido a la fuga, que está presente incluso cuando el circuito no está conmutando. Este, a su vez, se compone de dos componentes: la fuga de compuerta a fuente , que es una fuga directa a través del aislador de compuerta, principalmente por tunelización, y la fuga de fuente a drenaje atribuida tanto a la tunelización como a la conducción por debajo del umbral. La contribución del componente de potencia estática al número de potencia total está creciendo muy rápidamente en la era actual del diseño profundo submicrométrico (DSM) .

La potencia se puede estimar en varios niveles de detalle. Los niveles más altos de abstracción son más rápidos y manejan circuitos más grandes, pero son menos precisos. Los niveles principales incluyen:

• Estimación de potencia a nivel de circuito, utilizando un simulador de circuito como SPICE
• La estimación de potencia estática no utiliza los vectores de entrada, pero puede utilizar las estadísticas de entrada. Análogo al análisis de tiempo estático .
• Estimación de potencia a nivel lógico, a menudo vinculada a la simulación lógica .
• Análisis a nivel de transferencia de registros. Rápido y de gran capacidad, pero no tan preciso.

Se utilizan muchas técnicas diferentes para reducir el consumo de energía a nivel de circuito. Algunas de las principales son:

• Dimensionamiento del transistor: ajustar el tamaño de cada puerta o transistor para obtener la mínima potencia.
• Escalamiento de voltaje: los voltajes de suministro más bajos consumen menos energía, pero van más lentos.
• Islas de tensión: se pueden utilizar distintos bloques a distintas tensiones, lo que permite ahorrar energía. Esta práctica de diseño puede requerir el uso de variadores de nivel cuando dos bloques con distintas tensiones de alimentación se comunican entre sí.
• Variable V _DD : El voltaje de un solo bloque se puede variar durante la operación: alto voltaje (y alta potencia) cuando el bloque necesita ir rápido, bajo voltaje cuando la operación lenta es aceptable.
• Múltiples voltajes de umbral : los procesos modernos permiten construir transistores con diferentes umbrales. Se puede ahorrar energía utilizando una combinación de transistores CMOS con dos o más voltajes de umbral diferentes. En la forma más simple, hay dos umbrales diferentes disponibles, comúnmente llamados High-Vt y Low-Vt, donde Vt representa el voltaje de umbral. Los transistores de alto umbral son más lentos, pero tienen menos fugas y se pueden utilizar en circuitos no críticos.
• Activación de la alimentación : esta técnica utiliza transistores de suspensión de alto voltaje que interrumpen un bloque de circuito cuando el bloque no está conmutando. El tamaño del transistor de suspensión es un parámetro de diseño importante. Esta técnica, también conocida como MTCMOS o CMOS multiumbral, reduce la potencia en espera o de fuga y también permite realizar pruebas Iddq .
• Transistores de canal largo: Los transistores de longitud mayor que la mínima tienen menos fugas, pero son más grandes y más lentos.
• Estados de apilamiento y estacionamiento: las puertas lógicas pueden tener fugas de forma diferente durante estados de entrada lógicamente equivalentes (por ejemplo, 10 en una puerta NAND, en lugar de 01). Las máquinas de estados pueden tener menos fugas en ciertos estados.
• Estilos lógicos: la lógica dinámica y estática, por ejemplo, tienen diferentes compensaciones de velocidad y potencia.

La síntesis lógica también se puede optimizar de muchas maneras para mantener el consumo de energía bajo control. Los detalles de los siguientes pasos pueden tener un impacto significativo en la optimización de la energía:

• Puerta de reloj
• Factorización lógica
• Equilibrio de ruta
• Mapeo de tecnología
• Codificación de estado
• Descomposición de la máquina de estados finitos
• Reprogramación

Existen formatos de archivo que se pueden utilizar para escribir archivos de diseño que especifiquen la intención de potencia y la implementación de un diseño. La información de estos archivos permite que las herramientas EDA inserten automáticamente características de control de potencia y comprueben que el resultado coincide con la intención. El IEEE DASC proporciona un lugar para el desarrollo de este formato en forma del grupo de trabajo IEEE P1801 . Durante 2006 y los dos primeros meses de 2007, se desarrollaron tanto el formato de potencia unificado como el formato de potencia común para dar soporte a varias herramientas. Los grupos de trabajo IEEE P1801 funcionan con el objetivo de proporcionar la convergencia de estos dos estándares.

Se han desarrollado varias herramientas EDA para respaldar la estimación de potencia a nivel arquitectónico, incluidas McPAT, ^[1] Wattch, ^[2] y Simplepower. ^[3]

• Organización de datos para bajo consumo

• Manual de automatización de diseño electrónico para circuitos integrados , de Lavagno, Martin y Scheffer, ISBN 0-8493-3096-3 Un estudio del campo, del cual se derivó el resumen anterior, con permiso. 
• Jan M. Rabaey, Anantha Chandrakasan y Borivoje Nikolic, Circuitos integrados digitales, 2.ª edición [1], ISBN 0-13-090996-3 , Editorial: Prentice Hall