Cadena de escaneo

La cadena de escaneo es una técnica utilizada en el diseño para pruebas (DFT). Su objetivo es facilitar las pruebas proporcionando una forma sencilla de configurar y observar cada flip-flop en un circuito integrado . Simplifica las pruebas y la depuración de sistemas digitales complejos. En el diseño basado en escaneo, los flip-flops operan en dos modos distintos: modo normal y modo de escaneo . En el modo normal, admiten las operaciones habituales del sistema. En el modo de escaneo, sin embargo, se reconfiguran en un registro de desplazamiento largo , conocido como cadena de escaneo .

La estructura básica del escaneo incluye el siguiente conjunto de señales para controlar y observar el mecanismo de escaneo.

1. Scan_in (SI) y Scan_out (SO) definen la entrada y la salida de una cadena de escaneo. En el modo de escaneo completo, normalmente cada entrada controla solo una cadena y Scan_out también controla una.
2. Un pin de habilitación de escaneo (SE) es una señal especial que se agrega a un diseño. Cuando esta señal se activa, cada flip-flop del diseño se conecta a un registro de desplazamiento largo .
3. Señal de reloj que se utiliza para controlar todos los biestables de la cadena durante la fase de desplazamiento y la fase de captura. Se puede introducir un patrón arbitrario en la cadena de biestables y leer el estado de cada uno de ellos.

Los orígenes conceptuales del escaneo se remontan a 1965, en particular con el modelo 50 del System/360 de IBM , que implementó funciones de escaneo de entrada y salida para el autodiagnóstico del procesador. El diseño de escaneo, tal como se aplicó formalmente a las pruebas VLSI, cobró impulso tras el trascendental artículo de Williams y Angell de 1973, y fue ampliamente impulsado por investigadores de IBM, incluidos Eichelberger y Williams. ^{[ 1 ]}

En un diseño de escaneo completo, la generación automática de patrones de prueba (ATPG) es particularmente sencilla. No se requiere la generación de patrones secuenciales; bastará con pruebas combinatorias, que son mucho más fáciles de generar. Si dispone de una prueba combinatoria, puede aplicarla fácilmente.

• Active el modo de escaneo y configure las entradas deseadas.
• Desactive el modo de escaneo y aplique un pulso de reloj. Ahora los resultados de la prueba se capturan en los flip-flops de destino.
• Reactive el modo de escaneo y compruebe si la prueba combinatoria se ha superado.

En un chip que no cuenta con un diseño de escaneo completo (es decir, que tiene circuitos secuenciales, como elementos de memoria que no forman parte de la cadena de escaneo), se requiere la generación de patrones secuenciales . La generación de patrones de prueba para circuitos secuenciales busca una secuencia de vectores para detectar una falla específica dentro del espacio de todas las secuencias de vectores posibles.

Incluso una simple falla permanente requiere una secuencia de vectores para su detección en un circuito secuencial. Además, debido a la presencia de elementos de memoria, la controlabilidad y la observabilidad de las señales internas en un circuito secuencial son, en general, mucho más difíciles que en un circuito lógico combinacional . Estos factores hacen que la complejidad de la generación automática de patrones de prueba (ATPG) secuencial sea mucho mayor que la de la ATPG combinacional.

Existen muchas variantes:

• Escaneo parcial : Solo algunos de los flip-flops están conectados en cadena. Este método reduce el área y la latencia, pero requiere un ATPG más complejo .
• Múltiples cadenas de escaneo : Se construyen dos o más cadenas de escaneo en paralelo para reducir el tiempo de carga y observación.
• Compresión de prueba : la entrada a la cadena de escaneo la proporciona la lógica integrada.

El escaneo de acceso aleatorio (RAS) amplía el diseño de escaneo al permitir el acceso a los flip-flops individuales como si fueran celdas de RAM mediante selección direccionable. Esto posibilita un acceso rápido y reduce el tiempo de escaneo. Sin embargo, el aumento del área requerida por los decodificadores de direcciones y la lógica de control ha limitado su adopción.

Los flip-flops de escaneo y retención (SHFF) son una variante en la que se añade un pestillo de retención después del flip-flop de escaneo. Este diseño ayuda a desacoplar los modos de escaneo y funcional, lo que lo hace ideal para pruebas de fallos de retardo. Si bien los SHFF mejoran el control de las pruebas, también aumentan el área (aproximadamente un 30 %) y la sobrecarga de temporización. ^{[ 1 ]}

Las herramientas modernas de automatización del diseño electrónico (EDA) son totalmente compatibles con la inserción de escaneos, la verificación de reglas y la generación de vectores ATPG. Las auditorías de diseño de escaneos garantizan el cumplimiento de las reglas DFT, como el uso exclusivo de biestables tipo D, la controlabilidad del reloj y la separación de los relojes de escaneo y funcionales. Una vez completada la verificación del diseño, las herramientas de inserción automática de escaneos pueden adaptar biestables, cablear cadenas de escaneo y generar vectores de prueba con alta cobertura de fallos.

Las pruebas de escaneo son especialmente críticas en ASIC y SoC , donde los nodos internos no son observables de otra manera. A pesar de los costos de área y tiempo, el diseño de escaneo sigue siendo el estándar de la industria para la capacidad de prueba y es compatible con todos los flujos de diseño digital principales. ^{[ 1 ]}

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• Un ejemplo de cadena de escaneo para fallas atascadas.
• Cadena de escaneo de límites