Compresión de prueba

La compresión de pruebas es una técnica que se utiliza para reducir el tiempo y el costo de las pruebas de circuitos integrados . Los primeros circuitos integrados se probaban con vectores de prueba creados manualmente. Resultaba muy difícil obtener una buena cobertura de posibles fallos, por lo que se desarrollaron el Diseño para la Testabilidad (DFT) basado en escaneo y la generación automática de patrones de prueba (ATPG) para probar explícitamente cada puerta y ruta en un diseño. Estas técnicas tuvieron mucho éxito en la creación de vectores de alta calidad para pruebas de fabricación, con una excelente cobertura de prueba. Sin embargo, a medida que los chips se hicieron más grandes y complejos, la proporción de lógica a probar por pin aumentó drásticamente, y el volumen de datos de prueba de escaneo comenzó a causar un aumento significativo en el tiempo de prueba y en la memoria requerida del probador. Esto elevó el costo de las pruebas.

La compresión de pruebas se desarrolló para ayudar a abordar este problema. Cuando una herramienta ATPG genera una prueba para una falla, o un conjunto de fallas, solo un pequeño porcentaje de celdas de escaneo necesita tomar valores específicos. El resto de la cadena de escaneo no importa y generalmente se llena con valores aleatorios. Cargar y descargar estos vectores no es un uso muy eficiente del tiempo del probador. La compresión de pruebas aprovecha la pequeña cantidad de valores significativos para reducir los datos de prueba y el tiempo de prueba. En general, la idea es modificar el diseño para aumentar la cantidad de cadenas de escaneo internas, cada una de longitud más corta. Estas cadenas luego son impulsadas por un descompresor en el chip, generalmente diseñado para permitir la descompresión de flujo continuo donde las cadenas de escaneo internas se cargan a medida que los datos se entregan al descompresor. Se pueden utilizar muchos métodos de descompresión diferentes. ^{[ 1 ]} Una opción común es una máquina de estados finitos lineal, donde los estímulos comprimidos se calculan resolviendo ecuaciones lineales correspondientes a celdas de escaneo internas con posiciones especificadas en patrones de prueba parcialmente especificados. Los resultados experimentales muestran que para circuitos industriales con vectores de prueba y respuestas con tasas de llenado muy bajas, que van del 3% al 0,2%, la compresión de prueba basada en este método a menudo resulta en relaciones de compresión de 30 a 500 veces. ^{[ 2 ]}

Con un gran número de cadenas de prueba, no todas las salidas pueden enviarse a los pines de salida. Por lo tanto, también se requiere un compactador de respuesta de prueba, que debe insertarse entre las salidas de la cadena de escaneo interna y las salidas del canal de escaneo del probador. El compactador debe estar sincronizado con el descompresor de datos y debe ser capaz de manejar estados desconocidos (X). (Aunque la entrada esté completamente especificada por el descompresor, estos pueden ser resultado de rutas falsas y multiciclo, por ejemplo). Otro criterio de diseño para el compresor de resultados de prueba es que debe proporcionar buenas capacidades de diagnóstico, no solo una respuesta de sí/no.

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• Resumen y vídeo de una conferencia del IEEE sobre compresión de pruebas, patrocinada por el Consejo de Automatización del Diseño Electrónico del IEEE . Este artículo se elaboró ​​a partir de las ideas tratadas en dicha conferencia.