Diseño para pruebas

El diseño para pruebas o diseño para la comprobabilidad ( DFT ) consiste en técnicas de diseño de circuitos integrados que incorporan características de comprobabilidad al diseño de un producto de hardware. Estas características facilitan el desarrollo y la aplicación de pruebas de fabricación al hardware diseñado. El objetivo de las pruebas de fabricación es validar que el hardware del producto no presente defectos de fabricación que puedan afectar negativamente a su correcto funcionamiento.

Las pruebas se aplican en varias etapas del proceso de fabricación del hardware y, para ciertos productos, también pueden utilizarse para el mantenimiento en las instalaciones del cliente. Generalmente, las pruebas se ejecutan mediante programas que utilizan equipos de prueba automáticos (ATE) o, en el caso del mantenimiento del sistema, dentro del propio sistema ensamblado. Además de detectar e indicar la presencia de defectos (es decir, que la prueba falla), las pruebas pueden registrar información de diagnóstico sobre la naturaleza de los fallos detectados. Esta información permite localizar el origen del fallo.

En otras palabras, la respuesta de los vectores (patrones) de un circuito en buen estado se compara con la respuesta de los vectores (utilizando los mismos patrones) de un dispositivo bajo prueba (DUT ). Si la respuesta es la misma o coincide, el circuito es correcto. De lo contrario, el circuito no se fabricó según lo previsto.

DFT desempeña un papel importante en el desarrollo de programas de prueba y como interfaz para aplicaciones de prueba y diagnóstico. La generación automática de patrones de prueba (ATPG) resulta mucho más sencilla si se han implementado las reglas y sugerencias adecuadas de DFT.

Las técnicas DFT se han utilizado al menos desde los inicios de los equipos de procesamiento de datos eléctricos/electrónicos . Los primeros ejemplos de las décadas de 1940 y 1950 son los interruptores e instrumentos que permitían a un ingeniero "escanear" (es decir, sondear selectivamente) el voltaje/corriente en algunos nodos internos de una computadora analógica [escaneo analógico]. La DFT suele asociarse con modificaciones de diseño que proporcionan un mejor acceso a los elementos internos del circuito, de modo que el estado interno local pueda controlarse ( controlabilidad ) y/o observarse ( observabilidad ) con mayor facilidad. Las modificaciones de diseño pueden ser de naturaleza estrictamente física (por ejemplo, añadir un punto de sondeo físico a una red) o añadir elementos de circuito activos para facilitar la controlabilidad/observabilidad (por ejemplo, insertar un multiplexor en una red). Si bien las mejoras en la controlabilidad y la observabilidad de los elementos internos del circuito son sin duda importantes para las pruebas, no son el único tipo de DFT. Otras directrices, por ejemplo, abordan las características electromecánicas de la interfaz entre el producto bajo prueba y el equipo de prueba. Algunos ejemplos son las directrices sobre el tamaño, la forma y el espaciado de los puntos de sondeo, o la sugerencia de añadir un estado de alta impedancia a los controladores conectados a las redes sondeadas, de modo que se mitigue el riesgo de daños por sobrealimentación.

A lo largo de los años, la industria ha desarrollado y utilizado una gran variedad de directrices, más o menos detalladas y formales, para las modificaciones de circuitos DFT deseadas y/o obligatorias. La comprensión común de DFT en el contexto de la automatización del diseño electrónico (EDA) para la microelectrónica moderna está influenciada en gran medida por las capacidades de las herramientas de software DFT comerciales, así como por la experiencia y los conocimientos de una comunidad profesional de ingenieros de DFT que investigan, desarrollan y utilizan dichas herramientas. Gran parte del conocimiento relacionado con DFT se centra en circuitos digitales, mientras que el DFT para circuitos analógicos/de señal mixta queda relegado a un segundo plano.

El DFT afecta y depende de los métodos utilizados para el desarrollo, la aplicación y el diagnóstico de las pruebas.

La mayoría de las pruebas de diseño para la funcionalidad (DFT) asistidas por herramientas que se practican actualmente en la industria, al menos para circuitos digitales, se basan en un paradigma de prueba estructural . Las pruebas estructurales no intentan determinar directamente si la funcionalidad general del circuito es correcta. En cambio, buscan asegurar que el circuito se haya ensamblado correctamente a partir de bloques de construcción de bajo nivel, tal como se especifica en una lista de conexiones estructural . Por ejemplo, ¿están presentes todas las compuertas lógicas especificadas , funcionan correctamente y están conectadas correctamente? La premisa es que si la lista de conexiones es correcta y las pruebas estructurales han confirmado el ensamblaje correcto de los elementos del circuito, entonces el circuito debería funcionar correctamente.

Cabe destacar que esto difiere considerablemente de las pruebas funcionales , cuyo objetivo es validar que el circuito bajo prueba funcione de acuerdo con sus especificaciones funcionales . Esto guarda estrecha relación con el problema de verificación funcional , que consiste en determinar si el circuito especificado por la lista de conexiones cumple con las especificaciones funcionales, suponiendo que esté correctamente construido.

Una ventaja del paradigma estructural es que la generación de pruebas puede centrarse en probar un número limitado de elementos de circuito relativamente simples, en lugar de tener que lidiar con una multiplicidad de estados funcionales y transiciones de estado que crece exponencialmente. Si bien la tarea de probar una sola puerta lógica a la vez parece sencilla, existe un obstáculo que superar. En los diseños altamente complejos actuales, la mayoría de las puertas están profundamente integradas, mientras que el equipo de prueba solo está conectado a las entradas/salidas (E/S) principales o a algunos puntos de prueba físicos . Por lo tanto, las puertas integradas deben manipularse a través de capas lógicas intermedias. Si la lógica intermedia contiene elementos de estado, entonces el problema de un espacio de estados y una secuencia de transición de estado que crecen exponencialmente crea un problema irresoluble para la generación de pruebas. Para simplificar la generación de pruebas, DFT aborda el problema de accesibilidad eliminando la necesidad de secuencias de transición de estado complicadas al intentar controlar u observar lo que sucede en algún elemento interno del circuito. Dependiendo de las decisiones de DFT tomadas durante el diseño/implementación del circuito, la generación de pruebas estructurales para circuitos lógicos complejos puede ser más o menos automatizada o autoautomatizada. ^{[ 1 ] [ 2 ]} Por lo tanto, un objetivo clave de las metodologías DFT es permitir a los diseñadores tomar decisiones de compromiso entre la cantidad y el tipo de DFT y el costo/beneficio (tiempo, esfuerzo, calidad) de la tarea de generación de pruebas.

Otra ventaja es que permite diagnosticar un circuito en caso de que surja algún problema en el futuro. Es como añadir ciertas características o disposiciones al diseño para que los dispositivos puedan probarse en caso de cualquier fallo durante su uso.

Uno de los retos del sector es mantenerse al día con los rápidos avances en la tecnología de chips (cantidad, tamaño, ubicación y espaciado de E/S, velocidad de E/S, cantidad, velocidad y potencia de los circuitos internos, control térmico, etc.) sin verse obligado a actualizar continuamente los equipos de prueba. Por lo tanto, las técnicas modernas de DFT deben ofrecer opciones que permitan probar chips y ensamblajes de última generación con los equipos de prueba existentes y/o reducir los requisitos y el coste de nuevos equipos. En consecuencia, las técnicas de DFT se actualizan constantemente, por ejemplo, mediante la incorporación de la compresión, para garantizar que los tiempos de aplicación de los equipos de prueba se mantengan dentro de los límites establecidos por el presupuesto de los productos que se están probando.

Especialmente en tecnologías de semiconductores avanzadas, se espera que algunos chips en cada oblea fabricada contengan defectos que los vuelven no funcionales. El objetivo principal de las pruebas es encontrar y separar esos chips no funcionales de los que funcionan correctamente, lo que significa que una o más respuestas capturadas por el probador de un chip no funcional bajo prueba difieren de la respuesta esperada. Por lo tanto, el porcentaje de chips que fallan en las pruebas debería estar estrechamente relacionado con el rendimiento funcional esperado para ese tipo de chip. Sin embargo, en la práctica, no es raro que todos los chips de un nuevo tipo que llegan al laboratorio de pruebas fallen por primera vez (lo que se conoce como situación de rendimiento cero). En ese caso, los chips deben pasar por un proceso de depuración que intenta identificar la causa de la situación de rendimiento cero. En otros casos, la tasa de fallos en las pruebas puede ser mayor de lo esperado/aceptable o fluctuar repentinamente. Nuevamente, los chips deben someterse a un proceso de análisis para identificar la causa de la excesiva tasa de fallos en las pruebas.

En ambos casos, la información vital sobre la naturaleza del problema subyacente puede estar oculta en la forma en que los chips fallan durante las pruebas. Para facilitar un mejor análisis, se recopila información adicional sobre fallas, más allá de un simple resultado de aprobado/reprobado, en un registro de fallas. Este registro suele contener información sobre cuándo (p. ej., ciclo del probador), dónde (p. ej., en qué canal del probador) y cómo (p. ej., valor lógico) falló la prueba. Los diagnósticos intentan determinar, a partir del registro de fallas, en qué ubicación lógica/física dentro del chip es más probable que se haya originado el problema. Al procesar un gran número de fallas mediante el proceso de diagnóstico, denominado diagnóstico volumétrico, se pueden identificar fallas sistemáticas.

En algunos casos (por ejemplo, placas de circuitos impresos , módulos multichip (MCM), memorias integradas o independientes ) puede ser posible reparar un circuito defectuoso durante la prueba. Para ello, el sistema de diagnóstico debe identificar rápidamente la unidad defectuosa y generar una orden de trabajo para su reparación o sustitución.

Los enfoques DFT pueden ser más o menos compatibles con el diagnóstico. Los objetivos relacionados con DFT son facilitar o simplificar la recopilación de datos de fallas y el diagnóstico hasta un punto que permita la selección inteligente de muestras para el análisis de fallas (FA), así como mejorar el costo, la precisión, la velocidad y el rendimiento del diagnóstico y el FA.

El método más común para enviar datos de prueba desde las entradas del chip a los circuitos internos bajo prueba (CUT, por sus siglas en inglés) y observar sus salidas se denomina diseño de escaneo. En el diseño de escaneo, los registros ( flip-flops o latches) del diseño se conectan en una o más cadenas de escaneo , que se utilizan para acceder a los nodos internos del chip. Los patrones de prueba se introducen a través de las cadenas de escaneo, se generan pulsos de señales de reloj funcionales para probar el circuito durante los ciclos de captura, y los resultados se envían a los pines de salida del chip y se comparan con los resultados esperados de una máquina en buen estado.

La aplicación directa de técnicas de escaneo puede generar conjuntos de vectores extensos, con los consiguientes altos requisitos de tiempo de prueba y memoria. Las técnicas de compresión de pruebas solucionan este problema descomprimiendo la entrada de escaneo en el chip y comprimiendo la salida de prueba. Se pueden obtener grandes beneficios, ya que cualquier vector de prueba particular generalmente solo necesita configurar o examinar una pequeña fracción de los bits de la cadena de escaneo.

El resultado de un diseño de escaneo puede proporcionarse en formatos como el formato vectorial serie (SVF), para ser procesado por equipos de prueba.

Además de ser útiles para las pruebas de verificación en la fabricación, las cadenas de escaneo también se pueden usar para depurar diseños de chips. En este contexto, el chip se prueba en modo funcional normal (por ejemplo, un chip de computadora o teléfono móvil podría ejecutar instrucciones en lenguaje ensamblador ). En cualquier momento, se puede detener el reloj del chip y reconfigurarlo en modo de prueba. En este punto, se puede volcar el estado interno completo o establecer cualquier valor deseado mediante las cadenas de escaneo. Otro uso del escaneo para facilitar la depuración consiste en escanear en un estado inicial todos los elementos de memoria y luego volver al modo funcional para realizar la depuración del sistema. La ventaja es llevar el sistema a un estado conocido sin pasar por muchos ciclos de reloj. Este uso de las cadenas de escaneo, junto con los circuitos de control de reloj, es una subdisciplina relacionada del diseño lógico llamada diseño para depuración o diseño para la depurabilidad . ^{[ 3 ]}

• BIST
• Diseño para X
• Clasificación de fallas
• Pruebas Iddq
• JTAG

• Diseño de cadena de escaneo de límites
• Diseño a nivel de placa
• Directrices de diseño para la comprobabilidad