Doble velocidad de datos

En informática , la tasa de datos doble ( DDR ) describe un bus de computadora que transfiere datos tanto en el flanco ascendente como en el descendente de la señal de reloj y, por lo tanto, duplica el ancho de banda de la memoria al transferir datos dos veces por ciclo de reloj. ^{[ 1 ] [ 2 ]} Esto también se conoce como doble bombeo , doble bombeo y doble transición . El término modo de conmutación se utiliza en el contexto de la memoria flash NAND .

La forma más sencilla de diseñar un circuito electrónico síncrono es hacer que realice una transferencia por cada ciclo completo (subida y bajada) de la señal de reloj . Sin embargo, esto requiere que la señal de reloj cambie dos veces por transferencia, mientras que las líneas de datos cambian como máximo una vez por transferencia. Al operar con un ancho de banda elevado, las limitaciones de integridad de la señal restringen la frecuencia del reloj . Al utilizar ambos flancos del reloj, las señales de datos operan con la misma frecuencia límite, duplicando así la velocidad de transmisión de datos.

Esta técnica se ha utilizado para buses frontales de microprocesadores , Ultra-3 SCSI , buses de expansión ( AGP , PCI-X ^{[ 3 ]} ), memoria gráfica ( GDDR ), memoria principal (tanto RDRAM como DDR1 a DDR5 ) y el bus HyperTransport en los procesadores Athlon 64 de AMD . Más recientemente, se está utilizando para otros sistemas con altos requisitos de velocidad de transferencia de datos , como por ejemplo, para la salida de convertidores analógico-digitales (ADC). ^{[ 4 ]} 

No hay que confundir DDR con el modo de doble canal , en el que cada canal de memoria accede a dos módulos RAM simultáneamente. Ambas tecnologías son independientes entre sí y muchas placas base utilizan ambas, empleando memoria DDR en una configuración de doble canal.

Una alternativa al bombeo doble o cuádruple es utilizar señales de autosincronización . Esta táctica fue elegida por InfiniBand y PCI Express .

Describir el ancho de banda de un bus de doble bombeo puede resultar confuso. Cada flanco de reloj se denomina pulso , con dos pulsos (uno ascendente y otro descendente ) por ciclo. Técnicamente, el hercio es una unidad de ciclos por segundo, pero muchas personas se refieren al número de transferencias por segundo. Generalmente, se habla de "500  MHz, doble velocidad de datos" o "1000 MT/s ", pero muchos se refieren informalmente a un " bus de 1000 MHz", aunque ningún ciclo de señal sea más rápido que 500 MHz.   

El uso de la letra "T" para transferencias es técnicamente incorrecto, ya que el Sistema Internacional de Unidades asigna la T al Tesla, una unidad de densidad de flujo magnético , por lo que "MT/s" es una tasa de cambio de la intensidad del campo magnético. Sin embargo, dado que tales cambios rápidos del campo magnético se limitan al campo especializado del diseño de imanes de impulso , y tal imán podría conmutar un campo de 0,03 T en0,3  μs , ^{[ 5 ]} una tasa de0,1  T/μs =0,1  MT/s , la ambigüedad no es un problema en la práctica.

La memoria DDR SDRAM popularizó la técnica de referirse al ancho de banda del bus en megabytes por segundo , producto de la velocidad de transferencia y el ancho del bus en bytes. La memoria DDR SDRAM que funciona con un  reloj de 100 MHz se denomina DDR-200 (por su velocidad de transferencia de datos de 200 MT/s), y un módulo DIMM  de 64 bits (8 bytes) que funciona a esa velocidad se denomina PC-1600, por su ancho de banda máximo (teórico) de 1600 MB/s. Del mismo modo, la memoria DDR3-1600 con una velocidad de transferencia de 12,8 GB/s se denomina PC3-12800.  

Algunos ejemplos de designaciones comunes de módulos DDR:

La memoria DDR SDRAM utiliza señalización de doble velocidad de datos únicamente en las líneas de datos. Las señales de dirección y control se siguen enviando a la DRAM una vez por ciclo de reloj (para ser precisos, en el flanco ascendente del reloj), y los parámetros de temporización, como la latencia CAS, se especifican en ciclos de reloj. Algunas interfaces DRAM menos comunes, en particular LPDDR2 , GDDR5 y XDR DRAM , también envían comandos y direcciones utilizando doble velocidad de datos. DDR5 utiliza dos buses de comandos/direcciones de doble velocidad de datos de 7 bits para cada DIMM, donde un chip controlador de reloj registrado convierte la señal a un bus SDR de 14 bits para cada chip de memoria.

• Memoria SDRAM DDR , memoria SDRAM DDR2 , memoria SDRAM DDR3 , memoria SDRAM DDR4 y memoria SDRAM DDR5
• GDDR SDRAM , GDDR3 SDRAM , GDDR4 SDRAM , GDDR5 SDRAM y GDDR6 SDRAM
• Lista de velocidades de bits de la interfaz
• Bombeo (sistemas informáticos)
• Velocidad de datos cuádruple