Memoria SDRAM DDR5

La memoria de acceso aleatorio dinámico síncrono de doble velocidad de datos 5 ( DDR5 SDRAM ) es un tipo de memoria de acceso aleatorio dinámico síncrono . En comparación con su predecesora, la DDR4 SDRAM , la DDR5 se diseñó para reducir el consumo de energía y duplicar el ancho de banda . ^{[ 5 ]} El estándar, originalmente previsto para 2018, ^{[ 6 ]} se publicó el 14 de julio de 2020. ^{[ 2 ]}

Una nueva función llamada Ecualización de Retroalimentación de Decisión (DFE) permite la escalabilidad de la velocidad de entrada/salida (E/S) para un mayor ancho de banda y una mejora del rendimiento. DDR5 tiene aproximadamente la mismaLatencia de 14  ns como DDR4 y DDR3. ^{[ 7 ]} DDR5 óctuple la capacidad máxima del módulo de memoria en línea dual (DIMM) de 64 GB a 512 GB. ^{[ 3 ] [ 8 ]} DDR5 también tiene frecuencias más altas que DDR4, actualmente es posible hasta 9,6 GT/s , 8,2 GT/s se traduce en alrededor de 64 GB/s de ancho de banda. Se han logrado velocidades de más de 13 GT/s utilizando refrigeración con nitrógeno líquido . ^{[ 9 ]}

Rambus anunció un DIMM DDR5 funcional en septiembre de 2017. ^{[ 10 ] [ 11 ]} El 15 de noviembre de 2018, SK Hynix anunció la finalización de su primer chip de RAM DDR5; funcionando a 5,2 GT/s a 1,1 V. ^{[ 12 ]} En febrero de 2019, SK Hynix anunció un chip de 6,4 GT/s, la velocidad más alta especificada por el estándar preliminar DDR5. ^{[ 13 ]} El primer chip DRAM DDR5 de producción fue lanzado oficialmente por SK Hynix el 6 de octubre de 2020. ^{[ 14 ] [ 15 ]}

El estándar JEDEC independiente Low Power Double Data Rate 5 (LPDDR5), destinado a ordenadores portátiles y teléfonos inteligentes, se publicó en febrero de 2019. ^{[ 16 ]}

En comparación con DDR4, DDR5 reduce aún más el voltaje de la memoria a1,1  V , una reducción respecto a los 1,2 V requeridos por DDR4. Los módulos DDR5 incorporan reguladores de voltaje integrados para alcanzar velocidades más altas. ^{[ 11 ] [ 17 ]}

En 2024 se presentaron los primeros módulos CUDIMM (DIMM sin búfer con reloj) y CSODIMM (SODIMM con reloj) junto con Intel Arrow Lake. Estos módulos incluyen un componente para reactivar la señal de reloj y así alcanzar velocidades más altas. ^{[ 18 ]} AMD no es compatible con CUDIMM, aunque Zen 5 acepta módulos CUDIMM en modo bypass.

En 2026, ASRock e Intel lanzaron los módulos DDR5 HUDIMM (DIMM sin búfer parcial), que utilizan un subcanal de 32 bits por DIMM, diseñados para mercados de computadoras económicas pero de rendimiento reducido. ^{[ 19 ]} Requiere que la UEFI/BIOS sea compatible con HUDIMM.

A diferencia de DDR4, todos los chips DDR5 tienen código de corrección de errores en el chip , que detecta y corrige errores de almacenamiento antes de enviar los datos a la CPU, para mejorar la confiabilidad y permitir el uso de chips de RAM más densos con una tasa de defectos por chip más alta. ^{[ 20 ]}

La corrección de errores en el chip (ECC) se produce a un nivel inferior al de la memoria ECC tradicional . No dispone de chips ni líneas de datos adicionales para la CPU y, a diferencia de la ECC controlada externamente, no informa de detalles sobre la detección de errores. Se han desarrollado algoritmos sofisticados para inferir la existencia de errores corregidos a partir de errores no corregidos. ^{[ 21 ]}

Cada módulo DIMM DDR5 tiene dos subcanales independientes. Las generaciones anteriores de DIMM contaban con un solo canal y un bus CA (Comando/Dirección) que controlaba todo el módulo de memoria con sus 64 (para memoria no ECC) o 72 (para memoria ECC) líneas de datos. En un módulo DIMM DDR5, ambos subcanales tienen su propio bus CA, que controla 32 bits para memoria no ECC y 36 o 40 líneas de datos para memoria ECC, lo que resulta en un total de 64, 72 u 80 líneas de datos. La reducción del ancho del bus se compensa con una longitud mínima de ráfaga duplicada a 16, lo que mantiene el tamaño mínimo de acceso de 64 bytes, que coincide con el tamaño de la línea de caché utilizada por los microprocesadores x86 modernos . ^{[ 22 ]}

La memoria DDR5 también redujo el intervalo de actualización de 64 ms a 32 ms cuando opera hasta 85 °C. Entre 85 °C y 95 °C, los tiempos de actualización son de 16 ms. El mecanismo tRFC4 de DDR4 se ha eliminado y se ha añadido un mecanismo de temporización tRFCsb.

También proporciona dos comandos de actualización: REFab y REFsb.

En una placa de circuito impreso se pueden montar varios chips de memoria DDR5 para formar módulos de memoria. Para su uso en ordenadores personales y servidores, la memoria DDR5 se suele suministrar en módulos de memoria en línea dual de 288 pines, más conocidos como DIMM . Al igual que con las generaciones de memoria anteriores, existen varias variantes de DIMM disponibles para DDR5.

Los módulos de memoria sin búfer (UDIMM) exponen directamente la interfaz del chip de memoria al conector del módulo. Las variantes registradas o de carga reducida (RDIMM/LRDIMM) utilizan circuitos activos adicionales en el módulo de memoria para amortiguar las señales entre el controlador de memoria y los chips DRAM. Esto reduce la carga capacitiva en el bus DDR5.

Los UDIMM DDR5 utilizan una entrada de 5  V , mientras que los RDIMM y LRDIMM utilizan 12 V. ^{[ 23 ]} Para evitar daños por la inserción accidental de un tipo de memoria incorrecto, los UDIMM DDR5 y los (L)RDIMM no son mecánicamente compatibles. Además, los DIMM DDR5 se alimentan con alimentación de interfaz de gestión a 3,3 V, ^{[ 24 ] [ 25 ]} y utilizan circuitos integrados (un circuito integrado de gestión de energía ^{[ 26 ]} y componentes pasivos asociados ) para convertir al voltaje más bajo requerido por los chips de memoria. La regulación de voltaje final cerca del punto de uso proporciona una alimentación más estable y refleja el desarrollo de módulos reguladores de voltaje para fuentes de alimentación de CPU.

Las velocidades estándar de la memoria DDR5 oscilan entre 4000 y 6400 millones de transferencias por segundo (PC5-32000 a PC5-51200). ^{[ 3 ]} Es posible que se añadan velocidades más altas posteriormente, como ocurrió con generaciones anteriores. Los perfiles XMP actualmente permiten 8000 MT/s con 1,400 V/1,450 V, lo que es mucho mayor que los 1,1 V del estándar JEDEC.

En comparación con la memoria SDRAM DDR4, la longitud mínima de ráfaga se duplicó a 16, con la opción de "corte de ráfaga" después de ocho transferencias. El rango de direccionamiento también se amplió ligeramente de la siguiente manera:

• El número de bits de identificación del chip se mantiene en tres bits, lo que permite apilar hasta ocho chips (3 → 3).
• Se agregó un tercer bit de grupo de bancos (BG2), lo que permite hasta ocho grupos de bancos (2 → 3).
• El número máximo de bancos por grupo bancario se mantiene en cuatro (2 → 2),
• El número de bits de dirección de fila se mantiene en 17, para un máximo de 128K filas (17 → 17).
• Se agrega un bit más de dirección de columna (C10), lo que permite hasta 8192 columnas (páginas de 1 KB) en chips ×4 (11 → 12).
• Se eliminan los tres bits menos significativos de la dirección de columna (C0, C1, C2) . Todas las lecturas y escrituras deben comenzar en una dirección de columna que sea múltiplo de 8 (3 → 0). Esto es necesario debido al ECC interno.
• Se reserva un bit para la expansión de direccionamiento, ya sea como un cuarto bit de identificación del chip (CID3) o como un bit adicional de dirección de fila (R17) (0 → 1).

La codificación de comandos se modificó significativamente, eliminando las señales RAS y CAS tradicionales y sustituyéndolas por un sistema similar a LPDDR4 : los comandos se envían utilizando uno o dos ciclos con un bus de 14 bits. Algunos comandos sencillos (por ejemplo, precarga) requieren un ciclo, mientras que aquellos que incluyen una dirección (activar, leer, escribir) utilizan dos ciclos para incluir 28 bits de información.

Al igual que en LPDDR, ahora hay 256 registros de modo de 8 bits, en lugar de ocho registros de modo de 13 bits. Además, en lugar de reservar un registro (MR7) para el chip controlador de reloj registrado, se define un segundo banco completo de registros de modo (seleccionado mediante el bit CW).

El nuevo comando "Write Pattern" es similar a un comando de escritura normal, pero en lugar de tomar datos del bus, el rango se rellena con copias de un registro de modo de un byte (que por defecto está configurado a cero) en lugar de datos individuales. Si bien esto tarda lo mismo que una escritura normal, libera el bus de datos para operaciones en otros bancos.

El nuevo comando "Precargar mismo banco" realiza precargas para un número de banco determinado en todos los grupos bancarios.

El comando "Multiusos" incluye varios subcomandos para el entrenamiento y la calibración del bus de datos.

El bit de control "Longitud de ráfaga" normalmente solicita el modo "corte de ráfaga", que transfiere solo 8 palabras (aunque el banco permanece ocupado durante 16 tiempos de palabra), pero en su lugar se puede configurar mediante un registro de modo para solicitar una ráfaga de 32 palabras del doble de tamaño.

Las CPU Alder Lake de 12.ª generación , Raptor Lake de 13.ª generación y Raptor Lake Refresh de 14.ª generación admiten DDR5 y DDR4, pero, por lo general, solo hay ranuras DIMM para una u otra en la placa base. Algunas placas base con el chipset H610 de Intel admiten DDR4 y DDR5, pero no simultáneamente. ^{[ 28 ]}

Los procesadores para servidores Sapphire Rapids , los procesadores móviles Core Ultra Series 1 Meteor Lake y los últimos procesadores de escritorio Core Ultra Series 2 Arrow Lake son compatibles exclusivamente con DDR5, y Arrow Lake también es compatible con el estándar de memoria CUDIMM DDR5, que permite una velocidad predeterminada más alta de 6400 MT/s.

Las APU móviles de la serie Ryzen 6000 , basadas en la arquitectura Zen 3+ , admiten DDR5 y LPDDR5 . Los procesadores de escritorio de las series Ryzen 7000 y Ryzen 9000 también admiten memoria DDR5 de serie. ^{[ 29 ]}

Las CPU de servidor Epyc Genoa y Bergamo de cuarta generación admiten DDR5 de 12 canales en el zócalo SP5 . ^{[ 30 ] [ 31 ]}

• Memoria principal: DDR4 y DDR5 SDRAM / JEDEC