Compute Express Link

Compute Express Link ( CXL ) es una interconexión de estándar abierto para conexiones de alta velocidad y alta capacidad entre CPU y dispositivos, y entre CPU y memoria, diseñada para computadoras de centros de datos de alto rendimiento . ^{[ 1 ] [ 2 ] [ 3 ] [ 4 ]} CXL se basa en la interfaz física y eléctrica serial PCI Express (PCIe) e incluye el protocolo de entrada/salida de bloques basado en PCIe (CXL.io) y nuevos protocolos coherentes de caché para acceder a la memoria del sistema (CXL.cache) y a la memoria del dispositivo (CXL.mem). Las capacidades de comunicación serial y agrupación permiten que la memoria CXL supere las limitaciones de rendimiento y empaquetado de zócalos de la memoria DIMM común al implementar altas capacidades de almacenamiento. ^{[ 5 ] [ 6 ]}

La tecnología CXL fue desarrollada principalmente por Intel . El Consorcio CXL se formó en marzo de 2019 por los miembros fundadores Alibaba Group , Cisco Systems , Dell EMC , Meta , Google , Hewlett Packard Enterprise (HPE), Huawei , Intel Corporation y Microsoft , ^{[ 7 ] [ 8 ]} y se incorporó oficialmente en septiembre de 2019. ^{[ 9 ]} A partir de enero de 2022, AMD , Nvidia , Samsung Electronics y Xilinx se unieron a los fundadores en la junta directiva, mientras que ARM , Broadcom , Ericsson , IBM , Keysight , Kioxia , Marvell Technology , Mellanox , Microchip Technology , Micron , Oracle Corporation , Qualcomm , Rambus , Renesas , Seagate , SK Hynix , Synopsys y Western Digital , entre otros, fueron miembros contribuyentes. ^{[ 10 ] [ 11 ]} Los socios de la industria incluyen PCI-SIG , ^{[ 12 ]} Gen-Z , ^{[ 13 ]} SNIA , ^{[ 14 ]} y DMTF . ^{[ 15 ]}

El 2 de abril de 2020, los consorcios Compute Express Link y Gen-Z anunciaron planes para implementar la interoperabilidad entre las dos tecnologías, ^{[ 16 ] [ 17 ]} con resultados iniciales presentados en enero de 2021. ^{[ 18 ]} El 10 de noviembre de 2021, las especificaciones y los activos de Gen-Z se transfirieron a CXL, para centrarse en el desarrollo de un estándar industrial único. ^{[ 19 ]} En el momento de este anuncio, el 70 % de los miembros de Gen-Z ya se habían unido al consorcio CXL. ^{[ 20 ]}

El 1 de agosto de 2022, las especificaciones y los activos de OpenCAPI se transfirieron al Consorcio CXL, ^{[ 21 ] [ 22 ]} que ahora incluye empresas detrás de tecnologías de interconexión coherente de memoria como los estándares abiertos OpenCAPI (IBM), Gen-Z (HPE) y CCIX (Xilinx), y los protocolos propietarios InfiniBand / RoCE (Mellanox), Infinity Fabric (AMD), Omni-Path y QuickPath / Ultra Path (Intel), y NVLink/NVSwitch (Nvidia). ^{[ 23 ]}

La capa de transacciones CXL está compuesta por tres subprotocolos multiplexados dinámicamente (cambian según la demanda) en un único enlace: ^{[ 36 ] [ 37 ] [ 24 ]}

• CXL.io , basado en PCIe 5.0 (y PCIe 6.0 después de CXL 3.0) con algunas mejoras, proporciona configuración, inicialización y gestión de enlaces, detección y enumeración de dispositivos, interrupciones, DMA y acceso de E/S a registros mediante cargas/almacenes no coherentes. ^{[ 38 ]}
• CXL.cache : define las interacciones entre un host y un dispositivo, ^{[ 38 ]} permite que los dispositivos periféricos accedan y almacenen en caché de forma coherente la memoria de la CPU del host con una interfaz de solicitud/respuesta de baja latencia.
• CXL.mem : permite que la CPU del host acceda de forma coherente a la memoria conectada al dispositivo con comandos de carga/almacenamiento tanto para almacenamiento volátil (RAM) como para almacenamiento persistente no volátil (memoria flash). ^{[ 38 ]}

Los protocolos CXL.cache y CXL.mem operan con una capa de enlace/transacción común, que es independiente de la capa de enlace y transacción del protocolo CXL.io. CXL.cache y CXL.mem transmiten datos relevantes más rápido que CXL.io mediante el uso de una Unidad de Control de Flujo (FLIT) de ancho fijo de 68 B sobre el PHY PCIe 5.0 estándar. Dos de los 68 bytes son utilizados por un bloque de Arbitraje y Multiplexación (ARB/MUX) para multiplexar entre los subprotocolos de caché, memoria y E/S. Los 66 B restantes consisten en cuatro "ranuras" de datos de 16 B y un valor de verificación de redundancia cíclica (CRC) de 2 B. ^{[ 37 ]} Las FLIT de CXL encapsulan datos de Paquete de Capa de Transacción (TLP) y Paquete de Capa de Enlace de Datos (DLLP) estándar de PCIe con un formato de tamaño de trama fijo. ^{[ 39 ] [ 40 ]}

CXL 3.0 introduce FLIT de 256 bytes en modo de transferencia PAM-4. Los FLIT vienen en dos variantes:

• Estándar: La capa física utiliza los bytes 0-1, 242-249 y 250-255 como encabezado de archivo de 2 bytes (HDR), código CRC de 8 bytes y código de corrección de errores hacia adelante (FEC), respectivamente. Esto deja 240 bytes para los datos propiamente dichos.
• Latencia optimizada (LOpt): dividido en dos mitades de 128 bytes, donde la ruta óptima (coincidencias CRC) reduce la latencia en aproximadamente 5 ns con respecto al flit estándar. Los bytes reservados del PHY son: 0-1 como HDR de 2 bytes, 122-127 como CRC de 6 bytes para los bytes 0-127, 244-249 como FEC de 6 bytes para los 256 bytes, y 250-255 como 6 bytes para los bytes 128-255. Esto deja 236 bytes para los datos reales.

CXL está diseñado para admitir tres tipos principales de dispositivos: ^{[ 24 ]}

• Tipo 1 (CXL.io y CXL.cache): acceso coherente a la memoria del host, aceleradores especializados (como NIC inteligentes , NIC PGAS y NIC Atomics) sin memoria local. Los dispositivos dependen del acceso coherente a la memoria de la CPU del host. ^{[ 38 ]}
• Tipo 2 (CXL.io, CXL.cache y CXL.mem): acceso coherente a la memoria del host y a la memoria del dispositivo, aceleradores de propósito general ( GPU , ASIC o FPGA ) con memoria local GDDR o HBM de alto rendimiento . Los dispositivos pueden acceder de forma coherente a la memoria de la CPU del host y/o proporcionar acceso coherente o no coherente a la memoria local del dispositivo desde la CPU del host. ^{[ 38 ]}
• Tipo 3 (CXL.io y CXL.mem): permiten que el host acceda y administre la memoria del dispositivo conectado, las tarjetas de expansión de memoria y la memoria persistente. Los dispositivos proporcionan a la CPU del host acceso de baja latencia a la DRAM local o al almacenamiento no volátil direccionable por bytes. ^{[ 38 ]}

Los dispositivos de tipo 2 implementan dos modos de coherencia de memoria, gestionados por el controlador del dispositivo. En el modo de polarización del dispositivo, este accede directamente a la memoria local y la CPU no realiza ningún almacenamiento en caché; en el modo de polarización del host, el controlador de caché de la CPU del host gestiona todo el acceso a la memoria del dispositivo. El modo de coherencia se puede configurar individualmente para cada  página de 4 KB, almacenada en una tabla de traducción en la memoria local de los dispositivos de tipo 2. A diferencia de otros protocolos de coherencia de memoria de CPU a CPU, esta configuración solo requiere que el controlador de memoria de la CPU del host implemente el agente de caché; este enfoque asimétrico reduce la complejidad de la implementación y la latencia. ^{[ 37 ]}

CXL 2.0 agregó soporte para conmutación en estructuras de dispositivos basadas en árboles, lo que permite que los dispositivos PCIe, CXL 1.1 y CXL 2.0 formen jerarquías virtuales de dispositivos lógicos simples y múltiples que pueden ser administrados por múltiples hosts. ^{[ 41 ]}

CXL 3.0 reemplazó los modos de polarización con una semántica de coherencia mejorada, lo que permite que los dispositivos de tipo 2 y tipo 3 invaliden los datos en la caché del host cuando el dispositivo realiza un cambio en la memoria local. La coherencia mejorada también ayuda a implementar transferencias punto a punto dentro de una jerarquía virtual de dispositivos en el mismo dominio de coherencia. Además, admite el uso compartido del mismo segmento de memoria entre varios dispositivos, a diferencia del agrupamiento de memoria, donde a cada dispositivo se le asignaba un segmento separado. ^{[ 42 ]}

CXL 3.0 permite múltiples dispositivos de tipo 1 y tipo 2 por cada puerto raíz CXL; además, incorpora conmutación multinivel, lo que facilita la implementación de redes de dispositivos con topologías no arbóreas como malla, anillo o spline/hoja. Cada nodo puede ser un host o un dispositivo de cualquier tipo. Los dispositivos de tipo 3 pueden implementar el modo de memoria conectada a la estructura global (GFAM), que conecta un dispositivo de memoria a un nodo de conmutación sin necesidad de una conexión directa con el host. Los dispositivos y hosts utilizan el mecanismo de direccionamiento de enrutamiento basado en puertos (PBR), que admite hasta 4096 nodos. ^{[ 42 ]}

En mayo de 2022, los primeros  dispositivos de 512 GB estuvieron disponibles con 4 veces más almacenamiento que los dispositivos anteriores. ^{[ 43 ]}

• Windows Server 2022 agregó soporte nativo para dispositivos de memoria CXL. ^{[ 44 ]}
• El kernel de Linux 6.5 añadió soporte para CXL.

Los controladores de memoria CXL suelen añadir unos 200  ns de latencia. ^{[ 45 ]}

• Interfaz de procesador acelerador coherente (CAPI)
• Interconexión universal de chiplet exprés (UCIe)
• unidad de procesamiento de datos (DPU)

• Sitio web oficial