Tecnología Centauro

• Dado que el rendimiento de la memoria es el factor limitante en muchas pruebas de rendimiento, los procesadores VIA implementan cachés primarias y TLB de gran tamaño , así como una precarga agresiva , entre otras mejoras. Si bien estas características no son exclusivas de VIA, la optimización del acceso a la memoria es un área donde no se sacrificaron funcionalidades para ahorrar espacio en el chip. De hecho, las generosas cachés primarias (128 KB) siempre han sido un sello distintivo de los diseños Centaur.
• En general, se prioriza la frecuencia de reloj sobre el aumento de instrucciones por ciclo. Las funciones complejas, como la ejecución de instrucciones fuera de orden, no se implementan deliberadamente, ya que afectan la capacidad de aumentar la frecuencia de reloj, requieren mucho espacio y energía adicionales en el chip y tienen poco impacto en el rendimiento en varios escenarios de aplicación comunes.
• La arquitectura de procesamiento está diseñada para permitir la ejecución en un solo ciclo de reloj de las instrucciones x86 más utilizadas, tanto las que utilizan registros como las que utilizan memoria. Varias instrucciones de uso frecuente requieren menos ciclos de reloj que en otros procesadores x86.
• Las instrucciones x86 de uso poco frecuente se implementan en microcódigo y se emulan como combinaciones de otras instrucciones x86. Esto ahorra espacio en el chip y contribuye a un bajo consumo de energía. El impacto en la mayoría de los escenarios de aplicación reales es mínimo.
• Estos principios de diseño derivan de los defensores originales de RISC , quienes afirman que un conjunto de instrucciones más pequeño y mejor optimizado puede ofrecer un rendimiento general de la CPU más rápido. El diseño C3 no puede considerarse un diseño RISC puro porque acepta el conjunto de instrucciones x86, que es un diseño CISC .
• Además de x86, estos procesadores admiten el conjunto de instrucciones alternativo no documentado .

• VIA C7 Esther (C5J) como un paso evolutivo después de VIA C3 Nehemiah+ (C5P), en el que Centaur siguió su enfoque tradicional de equilibrar el rendimiento con un presupuesto limitado de transistores/potencia.
• La piedra angular de la filosofía de diseño de los chips de la serie VIA C3 ha sido que incluso un núcleo escalar de ejecución en orden relativamente simple puede ofrecer un rendimiento razonable frente a un núcleo superescalar complejo de ejecución fuera de orden si cuenta con el apoyo de un "front-end" eficiente, es decir, mecanismos de precarga, caché y predicción de bifurcaciones.
• En el caso del VIA C7, el equipo de diseño se centró en optimizar aún más la parte frontal del chip, es decir, el tamaño de la caché, la asociatividad y el rendimiento, así como el sistema de precarga. ^{[ 7 ]} Al mismo tiempo, no parece que se hayan realizado cambios significativos en el núcleo de ejecución ("parte posterior") del chip.
• La VIA C7 reduce aún más la brecha de rendimiento con los chips AMD/Intel, ya que la velocidad de reloj no está limitada térmicamente.

• VIA Nano Isaiah (CN) es una combinación de varias innovaciones de Centaur, incluyendo su primera CPU superscalar de ejecución fuera de orden y su primera CPU de 64 bits.
• El desarrollo de la VIA Nano se centró en mejorar radicalmente el rendimiento en la relación rendimiento por vatio, manteniendo al mismo tiempo un TDP similar al de la VIA C7.

Centaur anunció una nueva CPU x86-64 "CNS" con soporte AVX-512 y coprocesador de IA integrado a finales de 2019. ^{[ 3 ]} La CPU CNS se canceló en 2021 cuando VIA vendió partes de su división Centaur a Intel. ^{[ 4 ]} Las CPU de núcleo CNS tenían hasta 8 núcleos y funcionaban a una  frecuencia base de 2 GHz. Utilizaba el mismo zócalo LGA2011 que las CPU LGA2011-3 de Intel, sin embargo, no era eléctricamente compatible con las placas base de Intel. Los núcleos de la CPU CNS se fabricaron en el  nodo de 16 nm de TSMC. Algunos de los avances realizados en CNS se utilizaron posteriormente en algunas CLU por Zhaoxin Semiconductor, una empresa conjunta copropiedad de VIA. ^{[ 8 ]}

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  Procesador CHA no lanzado
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  Procesador CHA descapuchado
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  Imagen del procesador CHA

El SoC CHA constaba de ocho núcleos CNS y un coprocesador de aprendizaje profundo de 4096 bits denominado Ncore ^{[ 9 ]} . El acelerador de aprendizaje profundo se evaluó en el benchmark MLPerf Inference v0.5 ^{[ 10 ]} . De sus diversos resultados en esa presentación pública del benchmark, su resultado MobileNetv1 Stream destacó por ser el de menor latencia entre todos los sistemas evaluados de todos los participantes de la división cerrada.

Nota: Incluso el núcleo Duron  Morgan de 180 nm (106 mm²) con una caché secundaria de 64 KB , al reducirse a un proceso de 130 nm, seguiría teniendo un tamaño de chip de 76 mm². El núcleo VIA x86 es más pequeño y más económico de producir. Como se puede observar en esta tabla, casi cuatro núcleos C7 podrían fabricarse en la misma área que un núcleo P4 Prescott con un proceso de 90 nm.