Célula (procesador)

El 17 de mayo de 2005, Sony confirmó la configuración Cell utilizada en la PlayStation 3 : un PPE y siete SPE. ^{[ 16 ] [ 17 ] [ 18 ]} Para mejorar el rendimiento de fabricación , el procesador se fabrica inicialmente con ocho SPE. Después de la producción, cada chip se prueba y, si se encuentra un defecto en un SPE, se desactiva mediante recorte láser . Este enfoque minimiza el desperdicio al utilizar procesadores que de otro modo se desecharían. Incluso en chips sin defectos, un SPE se desactiva intencionalmente para garantizar la consistencia entre unidades. ^{[ 19 ] [ 20 ]} De los siete SPE operativos, seis están disponibles para que los desarrolladores los utilicen en juegos y aplicaciones, mientras que el séptimo está reservado para el sistema operativo de la consola. ^{[ 20 ]} El chip funciona a una velocidad de reloj de 3,2  GHz. ^{[ 21 ]} Sony también utilizó el Cell en su servidor de computación multimedia de alto rendimiento Zego .

El PPE admite multihilo simultáneo (SMT) y puede ejecutar dos hilos; cada SPE activo admite un hilo. En la configuración de PlayStation 3, el procesador Cell admite hasta nueve hilos.

El 28 de junio de 2005, IBM y Mercury Computer Systems anunciaron una asociación para utilizar procesadores Cell en sistemas embebidos para imágenes médicas , aplicaciones aeroespaciales y procesamiento sísmico , entre otras. ^{[ 22 ]} Mercury utiliza el procesador Cell completo con ocho SPE activos. Posteriormente, Mercury lanzó servidores blade y tarjetas aceleradoras PCI Express basadas en esta arquitectura. ^{[ 23 ]}

En 2006, IBM presentó el servidor blade QS20, que ofrece hasta 410  gigaFLOPS por módulo en rendimiento de precisión simple. El servidor blade QS22 , basado en el procesador PowerXCell 8i, se utilizó en la supercomputadora Roadrunner de IBM. ^{[ 11 ] [ 12 ]} El 8 de abril de 2008, Fixstars Corporation lanzó una tarjeta aceleradora PCI Express basada en el PowerXCell 8i. ^{[ 23 ]}

Según un exejecutivo de IBM, IBM planeaba que Apple trasladara su línea Mac al Cell antes de la transición a los procesadores Intel . ^{[ 24 ]}

En 2008, IBM anunció una variante del Cell llamada PowerXCell 8i, ^{[ 28 ]} que está disponible en el servidor blade QS22 de IBM. El PowerXCell se fabrica en un proceso de 65 nm ; además, agrega soporte para hasta 32 GB de memoria DDR2 ( Double Data Rate 2 ) ranurada, así como mejora drásticamente el rendimiento de punto flotante de doble precisión en los SPE, de un pico de aproximadamente 12.8 mil millones de operaciones de punto flotante por segundo (GFLOPS) a 102.4 GFLOPS en total para ocho SPE; este es el mismo rendimiento máximo que el del procesador vectorial NEC SX-9 lanzado por la misma época. La supercomputadora IBM Roadrunner , la más rápida del mundo durante 2008-2009, constaba de 12,240 procesadores PowerXCell 8i, junto con 6,562 procesadores AMD Opteron . ^{[ 29 ]} Las supercomputadoras con procesador PowerXCell-8i también dominaron los 6 sistemas más "verdes" de la lista Green500 , con las supercomputadoras de mayor relación MFLOPS/vatio del mundo. ^{[ 30 ]} Además de su uso en la QS22 y otras supercomputadoras, el procesador PowerXCell también está disponible como acelerador en una tarjeta PCI Express y se utiliza como procesador central en el proyecto de supercomputadora QPACE .   

Dado que el PowerXCell 8i eliminó la interfaz de memoria Rambus, además de agregar interfaces de memoria DDR2 significativamente más grandes y SPE mejorados, fue necesario rediseñar el diseño del chip; esto resultó en un chip más grande y un empaquetado más grande. ^{[ 31 ]}

El PPE ^{[ 33 ] [ 34 ] [ 35 ]} es el núcleo de CPU basado en PowerPC , de doble emisión, en orden y multihilo simultáneo bidireccional ; tiene una tubería de 23 etapas que actúa como controlador para ocho SPE, que manejan la mayor parte de la carga de trabajo computacional. El PPE tiene capacidades limitadas de ejecución fuera de orden; puede realizar cargas fuera de orden y tiene tuberías de ejecución retardada. El PPE funcionará con sistemas operativos convencionales debido a su similitud con otros procesadores PowerPC de 64 bits, mientras que los SPE están diseñados para la ejecución de código de punto flotante vectorizado. El PPE contiene una caché de instrucciones de nivel 1 de 32 KiB ; una caché de datos de nivel 1 de 32 KiB; y una caché de nivel 2 de 512 KiB. El tamaño de una línea de caché es de 128 bytes en todas las cachés. ^{[ 28 ] : 136–137, 141} Además, IBM ha incluido los siguientes elementos:

• una unidad AltiVec (VMX) ^{[ 36 ]} que está completamente segmentada para punto flotante de precisión simple (AltiVec 1 no admite vectores de punto flotante de doble precisión ).
• Unidad de punto fijo (FXU) de 32 bits con un archivo de registros de 64 bits por hilo.
• Unidad de carga y almacenamiento (LSU)
• Unidad de punto flotante (FPU) de 64 bits
• unidad de sucursal (BRU)
• unidad de ejecución de rama (BXU) ^{[ 33 ]}

El PPE consta de tres unidades principales: una unidad de instrucción (IU), una unidad de ejecución (XU) y una unidad de ejecución vectorial/escalar (VSU). La IU contiene una caché de instrucciones L1, hardware de predicción de bifurcaciones, búferes de instrucciones y lógica de comprobación de dependencias. La XU contiene unidades de ejecución de enteros (FXU) y una unidad de carga-almacenamiento (LSU). La VSU contiene todos los recursos de ejecución para FPU y VMX. Cada PPE puede completar dos operaciones de doble precisión por ciclo de reloj utilizando una instrucción escalar de multiplicación-suma fusionada, lo que se traduce en 6,4 GFLOPS a 3,2 GHz; u ocho operaciones de precisión simple por ciclo de reloj con una instrucción vectorial de multiplicación-suma fusionada, lo que se traduce en 25,6 GFLOPS a 3,2 GHz. ^{[ 37 ]}    

Cada SPE es un procesador de doble emisión en orden compuesto por una Unidad de Procesamiento Sinérgico (SPU) ^{[ 40 ]} y un Controlador de Flujo de Memoria (MFC) ( DMA , MMU e interfaz de bus ). Los SPE no tienen hardware de predicción de bifurcaciones (por lo tanto, una gran carga recae sobre el compilador). ^{[ 41 ]} Cada SPE tiene seis unidades de ejecución divididas entre pipelines pares e impares en cada SPE: La SPU ejecuta una arquitectura de conjunto de instrucciones (ISA) especialmente desarrollada con organización SIMD de 128 bits ^{[ 36 ] [ 2 ] [ 42 ]} para instrucciones de precisión simple y doble. Con la generación actual de Cell, cada SPE contiene una memoria de acceso aleatorio estática (SRAM) integrada de 256 KiB para instrucciones y datos, llamada "Almacenamiento Local" (que es diferente de "Memoria Local" en los documentos de Sony que se refieren a la memoria de acceso aleatorio de vídeo [VRAM]); esto es visible para el PPE y puede ser direccionado directamente por software. Cada SPE admite hasta 4 GiB de memoria de almacenamiento local. El almacenamiento local no funciona como una caché de CPU convencional , ya que no es transparente para el software y no contiene estructuras de hardware que predigan qué datos cargar. Los SPE contienen un archivo de registros de 128 bits y 128 entradas ^, y miden 14,5 mm² en un proceso de 90 nm. Un SPE puede operar con dieciséis enteros de 8 bits, ocho enteros de 16 bits, cuatro enteros de 32 bits o cuatro números de coma flotante de precisión simple en un solo ciclo de reloj, además de una operación de memoria. Es fundamental destacar que la SPU no puede acceder directamente a la memoria del sistema; las direcciones de memoria virtual de 64 bits formadas por la SPU deben pasarse desde la SPU al controlador de flujo de memoria del SPE para configurar una operación DMA dentro del espacio de direcciones del sistema.  

En un escenario de uso típico, el sistema carga los SPE con pequeños programas (similares a hilos ), encadenándolos para gestionar cada paso de una operación compleja. Por ejemplo, un decodificador podría cargar programas para la lectura de DVD, la decodificación de vídeo y audio, y la visualización; luego, los datos se transferirían de un SPE a otro hasta llegar finalmente al televisor. Otra posibilidad es particionar el conjunto de datos de entrada y que varios SPE realicen el mismo tipo de operación en paralelo. A 3,2  GHz, cada SPE ofrece un rendimiento teórico de precisión simple de 25,6 GFLOPS .

En comparación con sus contemporáneos de computadoras personales , el rendimiento general de punto flotante relativamente alto de un procesador Cell aparentemente empequeñece las capacidades de la unidad SIMD en CPUs como el Pentium 4 y el Athlon 64. Sin embargo, comparar solo las capacidades de punto flotante de un sistema es una métrica unidimensional y específica de la aplicación. A diferencia de un procesador Cell, estas CPUs de escritorio son más adecuadas para el software de propósito general que se suele ejecutar en computadoras personales. Además de ejecutar múltiples instrucciones por ciclo de reloj, los procesadores de Intel y AMD cuentan con predictores de bifurcación . El Cell está diseñado para compensar esto mediante la asistencia del compilador, en la que se crean instrucciones de preparación para bifurcación. Para operaciones de punto flotante de doble precisión, como las que se usan a veces en computadoras personales y a menudo en computación científica, el rendimiento del Cell se reduce en un orden de magnitud, pero aún alcanza los 20,8  GFLOPS (1,8  GFLOPS por SPE y 6,4  GFLOPS por PPE). La variante PowerXCell 8i, diseñada específicamente para doble precisión, alcanza 102,4  GFLOPS en cálculos de doble precisión. ^{[ 43 ]}

Las pruebas realizadas por IBM muestran que los SPE pueden alcanzar el 98 % de su rendimiento máximo teórico al ejecutar multiplicaciones de matrices paralelas optimizadas. ^{[ 37 ]}

Toshiba ha desarrollado un coprocesador alimentado por cuatro SPE pero sin PPE, llamado SpursEngine , que está diseñado para acelerar los efectos 3D y cinematográficos en la electrónica de consumo.

Cada SPE tiene una memoria local de 256  KB. ^{[ 44 ]} En total, los SPE tienen 2  MB de memoria local.

El EIB es un bus de comunicación interno del procesador Cell que conecta los distintos elementos del sistema integrados en el chip: el procesador PPE, el controlador de memoria (MIC), los ocho coprocesadores SPE y dos interfaces de E/S externas, para un total de doce participantes en la configuración de PlayStation 3. (El número de SPU puede variar en aplicaciones industriales). El EIB también incluye una unidad de arbitraje, que funciona como un sistema de semáforos. En algunos documentos, IBM se refiere a los participantes del EIB como «unidades».

El EIB se implementa como un anillo circular que consta de cuatro canales unidireccionales de 16 bytes de ancho que giran en sentido contrario en pares. Cuando los patrones de tráfico lo permiten, cada canal puede transmitir hasta tres transacciones concurrentes. Como el EIB funciona a la mitad de la velocidad del reloj del sistema, la velocidad efectiva del canal es de 16 bytes cada dos ciclos de reloj del sistema. En la concurrencia máxima , con tres transacciones activas en cada uno de los cuatro anillos, el ancho de banda instantáneo máximo del EIB es de 96 bytes por ciclo de reloj (12 transacciones concurrentes × 16 bytes de ancho / 2 ciclos de reloj del sistema por transferencia). Si bien esta cifra se cita a menudo en la literatura de IBM, no es realista simplemente escalar este número por la velocidad del reloj del procesador. La unidad de arbitraje impone restricciones adicionales .

David Krolak , ingeniero sénior de IBM y diseñador principal del EIB, explicó el modelo de concurrencia de la siguiente manera:

Un anillo puede iniciar una nueva operación cada tres ciclos. Cada transferencia siempre toma ocho tiempos. Esa fue una de las simplificaciones que hicimos; está optimizado para transmitir grandes cantidades de datos. Si se realizan operaciones pequeñas, no funciona tan bien. Si imaginamos trenes de ocho vagones circulando por esta vía, siempre que no choquen entre sí, pueden coexistir en la vía. ^{[ 45 ]}

Cada participante en el EIB tiene un puerto de lectura de 16 bytes y un puerto de escritura de 16 bytes. El límite para un solo participante es leer y escribir a una velocidad de 16 bytes por ciclo de reloj del EIB (para simplificar, a menudo se considera como 8 bytes por ciclo de reloj del sistema). Cada procesador SPU contiene una cola de gestión DMA dedicada que puede programar largas secuencias de transacciones a varios puntos finales sin interferir con los cálculos en curso de la SPU; estas colas DMA se pueden gestionar local o remotamente, lo que proporciona flexibilidad adicional en el modelo de control.

Los datos fluyen por un canal EIB paso a paso alrededor del anillo. Dado que hay doce participantes, el número total de pasos alrededor del canal hasta el punto de origen es doce. Seis pasos es la distancia máxima entre cualquier par de participantes. Un canal EIB no puede transmitir datos que requieran más de seis pasos; dichos datos deben tomar la ruta más corta alrededor del círculo en la dirección opuesta. El número de pasos involucrados en el envío del paquete tiene poco impacto en la latencia de transferencia: la velocidad de reloj que impulsa los pasos es rápida en comparación con otras consideraciones. Sin embargo, las distancias de comunicación más largas son perjudiciales para el rendimiento general del EIB porque reducen la concurrencia disponible.

A pesar del deseo inicial de IBM de implementar la EIB como una matriz de conmutación más potente, la configuración circular que adoptó la compañía para ahorrar recursos rara vez representa un factor limitante en el rendimiento del chip Cell en su conjunto. En el peor de los casos, el programador debe tener especial cuidado al planificar los patrones de comunicación para que la EIB pueda funcionar con altos niveles de concurrencia.

David Krolak explicó esta situación de la siguiente manera:

Bueno, al principio, en las primeras etapas del desarrollo, varias personas abogaban por un conmutador de barra transversal, y la forma en que está diseñado el bus, de hecho, se podría extraer el EIB e instalar un conmutador de barra transversal si se estuviera dispuesto a dedicar más espacio de silicio en el chip al cableado. Tuvimos que encontrar un equilibrio entre conectividad y área, y simplemente no había suficiente espacio para instalar un conmutador de barra transversal completo. Así que ideamos esta estructura de anillo, que creemos que es muy interesante. Se ajusta a las limitaciones de área y aún así tiene un ancho de banda impresionante. ^{[ 45 ]}

La celda contiene una macro Rambus XIO de doble canal que se conecta a la memoria Rambus XDR. El controlador de interfaz de memoria (MIC) es independiente de la macro XIO y fue diseñado por IBM. El enlace XIO-XDR funciona a 3,2  Gbit/s por pin. Dos canales de 32 bits pueden proporcionar un máximo teórico de 25,6  GB/s.

La interfaz de E/S, también diseñada por Rambus, se conoce como FlexIO . Esta interfaz está organizada en doce carriles, cada uno de los cuales es una ruta punto a punto unidireccional de 8 bits de ancho. Cinco de estas rutas son de entrada a Cell, mientras que las siete restantes son de salida. Esta interfaz proporciona un ancho de banda máximo teórico de 62,4  GB/s (36,4  GB/s de salida y 26  GB/s de entrada) a 2,6  GHz. La interfaz FlexIO puede funcionar de forma independiente, normalmente a 3,2  GHz. Cuatro carriles de entrada y cuatro de salida admiten coherencia de memoria.

Algunas compañías, como Leadtek , han lanzado tarjetas PCI Express basadas en Cell para permitir la transcodificación "más rápida que en tiempo real" de vídeo H.264 , MPEG-2 y MPEG-4 . ^{[ 47 ]}

El 29 de agosto de 2007, IBM anunció el servidor BladeCenter QS21. Generando 1050 millones de operaciones de coma flotante por segundo (gigaFLOPS) por vatio, con un rendimiento máximo de aproximadamente 460  gigaFLOPS, es una de las plataformas informáticas más eficientes energéticamente hasta la fecha. Un único chasis BladeCenter puede realizar 6,4 billones de operaciones de coma flotante por segundo (teraFLOPS) y más de 25,8  teraFLOPS en un rack estándar de 42U. ^{[ 48 ]}

El 13 de mayo de 2008, IBM anunció el servidor BladeCenter QS22. El QS22 incorpora el procesador PowerXCell 8i con un rendimiento de coma flotante de doble precisión cinco veces superior al del QS21, así como capacidad para hasta 32  GB de memoria DDR2 en el blade. ^{[ 49 ]}

IBM descontinuó la línea de servidores Blade basados ​​en procesadores Cell a partir del 12 de enero de 2012. ^{[ 50 ]}

Varias empresas ofrecen tarjetas PCI Express que utilizan el IBM PowerXCell 8i. Su rendimiento se reporta en 179,2  GFLOPS (SP), 89,6  GFLOPS (DP) a 2,8  GHz. ^{[ 51 ] [ 52 ]}

La consola de videojuegos PlayStation 3 de Sony fue la primera aplicación de producción del procesador Cell, con una frecuencia de 3,2 GHz y que contenía siete de los ocho SPE operativos, lo que permitió a Sony aumentar el rendimiento en la fabricación de procesadores. Solo seis de los siete SPE son accesibles para los desarrolladores, ya que uno está reservado por el sistema operativo. ^{[ 53 ]} 

Debido a su herencia de PlayStation 3, el hardware arcade Namco System 357 también utilizaba el procesador Cell.

Toshiba ha fabricado televisores de alta definición (HDTV) utilizando la tecnología Cell. La compañía presentó un sistema para decodificar simultáneamente 48 transmisiones MPEG-2 de definición estándar en una pantalla de 1920x1080 . ^{[ 54 ] [ 55 ]} Esta decodificación permite al espectador elegir un canal a partir de decenas de vídeos en miniatura que se muestran simultáneamente en la pantalla.

Toshiba lanzó el portátil Qosmio G55 en 2008, que incorpora tecnología Cell. La CPU del portátil es un chip Intel Core x86 , como es habitual en los ordenadores Toshiba . ^{[ 56 ]}

La supercomputadora de IBM, IBM Roadrunner , era un híbrido de procesadores Opteron x86-64 de propósito general y procesadores Cell. Este sistema ocupó el primer puesto en la lista Top 500 de junio de 2008 como la primera supercomputadora en funcionar a velocidades de petaFLOPS , habiendo alcanzado una velocidad sostenida de 1,026 petaFLOPS utilizando la prueba de rendimiento estándar LINPACK . La IBM Roadrunner utilizaba la versión PowerXCell 8i del procesador Cell; fue fabricada con  tecnología de 65 nm y contenía SPU mejoradas que podían manejar cálculos de doble precisión en los registros de 128 bits, alcanzando 102 GFLOPs de doble precisión  por chip. ^{[ 57 ] [ 58 ]}

Los clústeres de consolas PlayStation 3 (PS3) son una alternativa atractiva a los sistemas de gama alta basados ​​en servidores Cell. El Laboratorio de Computación Innovadora, un grupo dirigido por Jack Dongarra en el Departamento de Ciencias de la Computación de la Universidad de Tennessee, investigó a fondo dicha aplicación. ^{[ 59 ]} Terrasoft Solutions vende clústeres de PS3 de 8 y 32 nodos con Yellow Dog Linux preinstalado; estos clústeres son una implementación de la investigación de Dongarra.

Como informó por primera vez la revista Wired el 17 de octubre de 2007, ^{[ 60 ]} el astrofísico Gaurav Khanna, del departamento de Física de la Universidad de Massachusetts Dartmouth , implementó una novedosa aplicación del uso de PS3 en una configuración de clúster ; en su lugar, reemplazó el tiempo en supercomputadoras con tiempo en un clúster de ocho PS3. La siguiente generación de esta máquina, llamada PlayStation 3 Gravity Grid , utiliza una red de 16 máquinas y aprovecha el procesador Cell para la aplicación objetivo: la coalescencia de agujeros negros binarios mediante la teoría de perturbaciones . Específicamente, el clúster realiza simulaciones astrofísicas de grandes agujeros negros supermasivos que capturan objetos compactos más pequeños; ha generado datos numéricos que se han publicado varias veces en la literatura de investigación científica. ^{[ 61 ]} La versión del procesador Cell utilizada por la PS3 tiene una CPU principal y 6 SPE disponibles para el usuario, lo que le da a la máquina Gravity Grid un total de 16 procesadores de propósito general y 96 procesadores vectoriales. La máquina tiene un costo único de $9,000 para construir, y es adecuada para simulaciones de agujeros negros que de otro modo costarían $6,000 por ejecución en una supercomputadora convencional. Los cálculos de agujeros negros no son intensivos en memoria y son altamente localizables, por lo que son muy adecuados para esta arquitectura. Khanna afirma que el rendimiento del clúster supera al de un clúster Linux tradicional basado en más de 100 núcleos Intel Xeon en sus simulaciones. La PS3 Gravity Grid atrajo una atención mediática significativa en 2007, ^{[ 62 ]} 2008, ^{[ 63 ] [ 64 ]} 2009, ^{[ 65 ] [ 66 ] [ 67 ]} y 2010. ^{[ 68 ] [ 69 ]}

En 2007, el laboratorio de bioquímica y biofísica computacional de la Universitat Pompeu Fabra (en Barcelona ) desplegó un sistema Berkeley Open Infrastructure for Network Computing ( BOINC ) llamado PS3GRID ^{[ 70 ]} para computación colaborativa basada en el software CellMD, el primero diseñado específicamente para el procesador Cell.

El Laboratorio de Investigación de la Fuerza Aérea de los Estados Unidos ha desplegado un clúster de PlayStation 3 de más de 1700 unidades, apodado "Clúster Cóndor", para analizar imágenes satelitales de alta resolución . La Fuerza Aérea afirma que el Clúster Cóndor sería la 33.ª supercomputadora más grande del mundo en términos de capacidad. ^{[ 71 ]} El laboratorio ha puesto la supercomputadora a disposición de las universidades para su uso con fines de investigación. ^{[ 72 ]}

Gracias a la potencia de cálculo de más de medio millón de consolas PlayStation 3, el proyecto de computación distribuida Folding@home ha sido reconocido por el Libro Guinness de los Récords como la red distribuida más potente del mundo. El primer récord se alcanzó el 16 de septiembre de 2007, cuando el proyecto superó un petaFLOPS , una cifra que ninguna otra red de computación distribuida había logrado hasta entonces. Además, el esfuerzo colectivo permitió que las PS3 por sí solas alcanzaran la marca de los petaFLOPS el 23 de septiembre de 2007. En comparación, el segundo superordenador más potente del mundo en aquel momento, el Blue Gene/L de IBM , alcanzaba unos 478,2  teraFLOPS; esto significa que la potencia de cálculo de Folding@home es aproximadamente el doble que la del Blue Gene/L (aunque la interconexión de la CPU en el Blue Gene/L es más de un millón de veces más rápida que la velocidad media de la red en Folding@home). A fecha de 7 de mayo de 2011, Folding@home funciona a unos 9,3 petaFLOPS x86, con 26.000 PS3 activas generando 1,6  petaFLOPS.

IBM anunció el 25 de abril de 2007 que comenzaría a integrar sus microprocesadores basados ​​en la arquitectura Cell Broadband Engine en la línea de mainframes System z de la compañía. ^{[ 73 ]} Este trabajo ha dado como resultado un gameframe (un sistema informático híbrido).

La arquitectura del procesador Cell lo hace más adecuado para aplicaciones de ataques de fuerza bruta criptográficos asistidos por hardware que los procesadores convencionales. ^{[ 74 ]}

El PPE mantiene una cola de trabajos, programa los trabajos en los SPE y supervisa el progreso. Cada SPE ejecuta un "mini kernel" cuya función es obtener un trabajo, ejecutarlo y sincronizarse con el PPE.

El mini-núcleo y la planificación se distribuyen entre las SPE. Las tareas se sincronizan mediante exclusión mutua (mutex) o semáforos , como en un sistema operativo convencional . Las tareas listas para ejecutarse esperan en una cola a que una SPE las ejecute. En esta configuración, las SPE utilizan memoria compartida para todas las tareas.

Cada SPE ejecuta un programa distinto. Los datos provienen de un flujo de entrada y se envían a los SPE. Cuando un SPE finaliza su procesamiento, los datos de salida se envían a un flujo de salida.

Esta configuración proporciona una arquitectura flexible y potente para el procesamiento de flujos de datos , y permite la planificación explícita de cada SPE por separado. Otros procesadores también pueden realizar tareas de procesamiento de flujos de datos, pero están limitados por el núcleo cargado.

En 2005, desarrolladores de IBM enviaron parches para habilitar la compatibilidad con Cell en el kernel de Linux. ^{[ 76 ]} Uno de los desarrolladores de parches, Arnd Bergmann, describió la arquitectura Cell basada en Linux en la conferencia LinuxTag 2005. ^{[ 77 ]} A partir de la versión 2.6.16 (el 20 de marzo de 2006), el kernel de Linux admite oficialmente el procesador Cell. ^{[ 78 ]}

Los PPE y SPE son programables en C y C++ utilizando una API común proporcionada por bibliotecas.

La empresa Fixstars Solutions proporciona Yellow Dog Linux para sistemas basados ​​en IBM y Mercury Cell, así como para PlayStation 3. ^{[ 79 ]} Terra Soft se asoció estratégicamente con Mercury para proporcionar un paquete de soporte de placa Linux para Cell, además de soporte y desarrollo de aplicaciones de software en otras plataformas Cell; estas incluían IBM BladeCenter JS21 y Cell QS20, así como soluciones basadas en Mercury Cell. ^{[ 80 ]} Terra Soft también mantiene dos conjuntos de herramientas: la suite de construcción y gestión de clústeres Y-HPC (High-Performance Computing) y las herramientas de secuenciación genética Y-Bio. Y-Bio se basa en el estándar RPM Linux para la gestión de paquetes y ofrece herramientas que ayudan a los investigadores de bioinformática a realizar su trabajo de manera más eficiente. ^{[ 81 ]} IBM ha desarrollado un pseudo-sistema de archivos para Linux llamado "spufs" (como en "sistema de archivos SPU"; cf. el sistema de archivos de procesos "procfs"); simplifica el acceso y el uso de los recursos SPE. IBM mantiene el kernel de Linux y los puertos de GDB , mientras que Sony mantiene el conjunto de herramientas GNU ( GCC y binutils ). ^{[ 82 ] [ 83 ]}

En noviembre de 2005, IBM publicó en su sitio web el "Kit de desarrollo de software Cell Broadband Engine (CBE) versión 1.0", que consta de un simulador y diversas herramientas. Las versiones de desarrollo del kernel y las herramientas más recientes para la distribución Fedora Core 4 Linux se mantienen en el sitio web del Centro de Supercomputación de Barcelona . ^{[ 84 ]}

En agosto de 2007, Mercury Computer Systems lanzó un SDK para PlayStation 3 para admitir computación de alto rendimiento. ^{[ 85 ]}

En noviembre de 2007, Fixstars Corporation lanzó el nuevo módulo "CVCell", con el objetivo de acelerar varias API importantes de OpenCV  para Cell. En una serie de pruebas de cálculo de software, la compañía registró tiempos de ejecución en un procesador Cell de 3,2 GHz que eran entre 6 y 27 veces más rápidos que el mismo software ejecutándose en un  procesador Intel Core 2 Duo de 2,4 GHz. ^{[ 86 ]}

En octubre de 2009, IBM lanzó un controlador OpenCL para el procesador POWER6 y el CBE. Este controlador permite ejecutar fácilmente en Cell PSE programas escritos en la API multiplataforma. ^{[ 87 ]}