Circuito integrado de aplicación específica

Un circuito integrado de aplicación específica ( ASIC / ˈ eɪ s ɪ k / ) es un chip de circuito integrado (CI) personalizado para un uso particular, en lugar de estar destinado a un uso general, como un chip diseñado para funcionar en una grabadora de voz digital o un códec de vídeo de alta eficiencia . ^{[ 1 ]} Los chips de productos estándar de aplicación específica son intermedios entre los ASIC y los circuitos integrados estándar de la industria, como la serie 7400 o la serie 4000. ^{[ 2 ]} Los chips ASIC se fabrican típicamente utilizando tecnología de metal-óxido-semiconductor (MOS), como chips de circuitos integrados MOS . ^{[ 3 ]}

A medida que el tamaño de las características se ha reducido y las herramientas de diseño de chips han mejorado con los años, la complejidad máxima (y por lo tanto la funcionalidad) posible en un ASIC ha pasado de 5000 puertas lógicas a más de 100 millones. Los ASIC modernos suelen incluir microprocesadores completos , bloques de memoria que incluyen ROM , RAM , EEPROM , memoria flash y otros grandes bloques de construcción. A este tipo de ASIC se le suele denominar SoC ( sistema en chip ). Los diseñadores de ASIC digitales suelen utilizar un lenguaje de descripción de hardware (HDL), como Verilog o VHDL , para describir la funcionalidad de los ASIC. ^{[ 2 ]}

Los arreglos de puertas programables en campo (FPGA) representan una mejora tecnológica moderna en las placas de prototipado , lo que significa que, a diferencia de los ASIC, no están diseñados para una aplicación específica. Los bloques lógicos programables y las interconexiones programables permiten utilizar el mismo FPGA en diversas aplicaciones. Para diseños más pequeños o volúmenes de producción reducidos, los FPGA pueden resultar más rentables que un diseño ASIC, incluso en producción. El costo de ingeniería no recurrente (NRE) de un ASIC puede ascender a millones de dólares. Por lo tanto, los fabricantes de dispositivos suelen preferir los FPGA para la creación de prototipos y dispositivos con bajo volumen de producción, y los ASIC para volúmenes de producción muy grandes, donde los costos de NRE pueden amortizarse entre muchos dispositivos. ^{[ 4 ]}

Los primeros ASIC utilizaban tecnología de matrices de puertas . En 1967, Ferranti e Interdesign fabricaban las primeras matrices de puertas bipolares . Ese mismo año, Fairchild Semiconductor presentó la familia Micromatrix de matrices de lógica de diodo-transistor (DTL) y lógica de transistor-transistor (TTL) bipolares. ^{[ 3 ]}

La tecnología de semiconductores de óxido metálico complementario (CMOS) abrió la puerta a la amplia comercialización de matrices de puertas. Las primeras matrices de puertas CMOS fueron desarrolladas por Robert Lipp, ^{[ 5 ] [ 6 ]} en 1974 para International Microcircuits, Inc. (IMI). ^{[ 3 ]}

La tecnología de celdas estándar de óxido metálico-semiconductor (MOS) fue introducida por Fairchild y Motorola , bajo las marcas comerciales Micromosaic y Polycell, en la década de 1970. Esta tecnología fue posteriormente comercializada con éxito por VLSI Technology (fundada en 1979) y LSI Logic (1981). ^{[ 3 ]}

Se encontró una aplicación comercial exitosa de los circuitos de matriz de puertas lógicas en las computadoras personales de gama baja de 8 bits ZX81 y ZX Spectrum , presentadas en 1981 y 1982. Estas fueron utilizadas por Sinclair Research (Reino Unido) esencialmente como una solución de E/S de bajo costo destinada a gestionar los gráficos de la computadora .

La personalización se lograba variando una máscara de interconexión metálica. Las matrices de puertas lógicas tenían complejidades de hasta unos pocos miles de puertas; esto ahora se conoce como integración a escala media . Las versiones posteriores se generalizaron, con diferentes chips base personalizados mediante capas de metal y polisilicio . Algunos chips base también incluyen elementos de memoria de acceso aleatorio (RAM).

A mediados de la década de 1980, un diseñador elegía un fabricante de ASIC e implementaba su diseño utilizando las herramientas de diseño disponibles del fabricante. Si bien existían herramientas de diseño de terceros, no había un vínculo efectivo entre estas y las características de rendimiento del diseño y del proceso de semiconductores de los distintos fabricantes de ASIC. La mayoría de los diseñadores utilizaban herramientas específicas de fábrica para completar la implementación de sus diseños. Una solución a este problema, que también produjo un dispositivo de mayor densidad, fue la implementación de celdas estándar . ^{[ 7 ]} Cada fabricante de ASIC podía crear bloques funcionales con características eléctricas conocidas, como retardo de propagación , capacitancia e inductancia, que también podían representarse en herramientas de terceros. El diseño de celdas estándar es la utilización de estos bloques funcionales para lograr una densidad de compuertas muy alta y un buen rendimiento eléctrico. El diseño de celdas estándar es intermedio entre el diseño de matriz  de compuertas y el diseño semicustomizado y el  diseño totalmente personalizado en términos de sus costos de ingeniería no recurrentes y costos de componentes recurrentes, así como de rendimiento y velocidad de desarrollo (incluido el tiempo de comercialización ).

A finales de la década de 1990, se empezaron a utilizar herramientas de síntesis lógica . Estas herramientas podían compilar descripciones HDL en una lista de conexiones a nivel de compuertas. Los circuitos integrados (CI) de celda estándar se diseñan siguiendo las siguientes etapas conceptuales, conocidas como flujo de diseño electrónico , aunque en la práctica estas etapas se superponen significativamente:

1. Ingeniería de requisitos : Un equipo de ingenieros de diseño comienza con una comprensión no formal de las funciones requeridas para un nuevo ASIC, generalmente derivada del análisis de requisitos .
2. Diseño a nivel de transferencia de registros (RTL) : El equipo de diseño construye una descripción de un ASIC para lograr estos objetivos utilizando un lenguaje de descripción de hardware . Este proceso es similar a escribir un programa informático en un lenguaje de alto nivel .
3. Verificación funcional : La idoneidad para el propósito se verifica mediante la verificación funcional. Esto puede incluir técnicas como la simulación lógica a través de bancos de prueba , la verificación formal , la emulación o la creación y evaluación de un modelo de software puro equivalente , como en Simics . Cada técnica de verificación tiene ventajas y desventajas, y con frecuencia se utilizan varios métodos en conjunto para la verificación de ASIC. A diferencia de la mayoría de las FPGA , los ASIC no se pueden reprogramar una vez fabricados y, por lo tanto, los diseños de ASIC que no son completamente correctos son mucho más costosos, lo que aumenta la necesidad de una cobertura de prueba completa.
4. Síntesis lógica : La síntesis lógica transforma el diseño RTL en una gran colección de construcciones de nivel inferior llamadas celdas estándar. Estas construcciones se toman de una biblioteca de celdas estándar que consta de colecciones predefinidas de compuertas lógicas que realizan funciones específicas. Las celdas estándar suelen ser específicas del fabricante previsto del ASIC. La colección resultante de celdas estándar y las conexiones eléctricas necesarias entre ellas se denomina lista de conexiones a nivel de compuerta .
5. Colocación : La lista de conexiones a nivel de compuertas se procesa mediante una herramienta de colocación que ubica las celdas estándar en una región de un chip de circuito integrado que representa el ASIC final. La herramienta de colocación intenta encontrar una ubicación óptima para las celdas estándar, sujeta a diversas restricciones especificadas.
6. Enrutamiento : Una herramienta de enrutamiento electrónico toma la ubicación física de las celdas estándar y utiliza la lista de conexiones para crear las conexiones eléctricas entre ellas. Dado que el espacio de búsqueda es grande, este proceso producirá una solución "suficiente" en lugar de " óptima global ". El resultado es un archivo que se puede utilizar para crear un conjunto de fotomáscaras que permiten a una planta de fabricación de semiconductores , comúnmente llamada "fab" o "fundición", fabricar circuitos integrados físicos . La ubicación y el enrutamiento están estrechamente interrelacionados y se denominan colectivamente " colocación" y "enrutamiento " en el diseño electrónico. Si bien la síntesis lógica, la ubicación y el enrutamiento son compatibles con las herramientas de automatización del diseño electrónico, estas etapas requieren una guía e iteración significativas por parte del diseñador. Los diseñadores proporcionan restricciones derivadas de la ingeniería de requisitos y el diseño RTL, incluidos los requisitos de temporización, los planos de planta, los presupuestos de energía y las restricciones de área. Por lo general, se requieren múltiples iteraciones de la herramienta para cumplir con los objetivos de rendimiento, energía y área, lo que a menudo requiere optimización y refinamiento manual que extiende considerablemente el tiempo del ciclo de diseño.
7. Aprobación final : Con el diseño final, la extracción del circuito calcula las resistencias y capacitancias parásitas . En el caso de un circuito digital , esto se transforma en información de retardo a partir de la cual se puede estimar el rendimiento del circuito, generalmente mediante análisis de temporización estática . Esta y otras pruebas finales, como la verificación de las reglas de diseño y el análisis de potencia , denominadas en conjunto aprobación final, tienen como objetivo garantizar que el dispositivo funcione correctamente en todos los extremos del proceso, voltaje y temperatura. Una vez completadas estas pruebas, la información de la fotomáscara se libera para la fabricación del chip .

Estos pasos, implementados con un nivel de habilidad común en la industria, casi siempre producen un dispositivo final que implementa correctamente el diseño original, a menos que posteriormente se introduzcan fallas durante el proceso de fabricación física. ^{[ 8 ]}

Los pasos de diseño, también denominados flujo de diseño , son comunes al diseño de productos estándar. La diferencia fundamental radica en que el diseño con celdas estándar utiliza las bibliotecas de celdas del fabricante, las cuales se han empleado en cientos de implementaciones de diseño, lo que reduce considerablemente el riesgo en comparación con un diseño totalmente personalizado. Las celdas estándar ofrecen una densidad de diseño rentable y, a diferencia de las matrices de puertas lógicas, permiten integrar eficazmente núcleos IP y memoria de acceso aleatorio estática (SRAM).

El diseño de matriz de puertas es un método de fabricación en el que las capas difusas, ^{[ 9 ]} cada una compuesta por transistores y otros dispositivos activos , se predefinen y las obleas electrónicas que contienen dichos dispositivos se "mantienen en stock" o sin conectar antes de la etapa de metalización del proceso de fabricación . ^{[ 7 ]} El proceso de diseño físico define las interconexiones de estas capas para el dispositivo final. Para la mayoría de los fabricantes de ASIC, esto consiste en entre dos y nueve capas metálicas, con cada capa corriendo perpendicular a la que está debajo. Los costos de ingeniería no recurrentes son mucho más bajos que los diseños totalmente personalizados, ya que las máscaras fotolitográficas solo se requieren para las capas metálicas. Los ciclos de producción son mucho más cortos, ya que la metalización es un proceso relativamente rápido; por lo tanto, se acelera el tiempo de comercialización .

Los ASIC de matriz de puertas lógicas siempre representan un compromiso entre la rapidez del diseño y el rendimiento , ya que adaptar un diseño a una oblea estándar del fabricante nunca garantiza una utilización del circuito del 100 % . A menudo, las dificultades en el enrutamiento de la interconexión obligan a migrar a un dispositivo de matriz más grande, con el consiguiente aumento del precio unitario. Estas dificultades suelen ser consecuencia del software EDA de diseño utilizado para desarrollar la interconexión.

En la actualidad, los diseñadores de circuitos rara vez implementan diseños de matrices de puertas lógicas puras, ya que han sido reemplazados casi por completo por dispositivos programables en campo . Los más destacados de estos dispositivos son las matrices de puertas programables en campo (FPGA), que pueden ser programadas por el usuario y, por lo tanto, ofrecen costos mínimos de herramientas, ingeniería no recurrente, un costo unitario solo ligeramente mayor y un rendimiento comparable.

Actualmente, las matrices de puertas lógicas están evolucionando hacia ASIC estructurados que constan de un núcleo IP de gran tamaño, como una CPU , unidades de procesamiento de señales digitales , periféricos , interfaces estándar , memorias integradas , SRAM y un bloque de lógica reconfigurable y no asignada. Este cambio se debe principalmente a que los dispositivos ASIC son capaces de integrar grandes bloques de funcionalidad del sistema , y ​​los sistemas en un chip (SoC) requieren lógica de interconexión , subsistemas de comunicación (como redes en chip ), periféricos y otros componentes, en lugar de solo unidades funcionales e interconexión básica.

En su uso frecuente en el sector, los términos "gate array" y "semicustom" son sinónimos al referirse a los ASIC. Los ingenieros de procesos suelen usar el término "semicustom", mientras que "gate array" es más común entre los diseñadores lógicos (o de nivel de compuertas).

Por el contrario, el diseño ASIC totalmente personalizado define todas las capas fotolitográficas del dispositivo. ^{[ 7 ]} El diseño totalmente personalizado se utiliza tanto para el diseño ASIC como para el diseño de productos estándar.

Entre las ventajas del diseño totalmente personalizado se incluyen la reducción del área (y, por lo tanto, del coste recurrente de los componentes), mejoras en el rendimiento y también la capacidad de integrar componentes analógicos y otros componentes prediseñados —y, por lo tanto, totalmente verificados—, como núcleos de microprocesadores , que forman un sistema en un chip .

Entre las desventajas del diseño totalmente personalizado se incluyen un mayor tiempo de fabricación y diseño, mayores costes de ingeniería no recurrentes, una mayor complejidad en los sistemas de diseño asistido por ordenador (CAD) y de automatización del diseño electrónico , y un requisito de cualificación mucho mayor por parte del equipo de diseño.

Sin embargo, para diseños exclusivamente digitales, las bibliotecas de celdas estándar, junto con los sistemas CAD modernos, ofrecen importantes ventajas en cuanto a rendimiento y coste, con un riesgo bajo. Las herramientas de diseño automatizadas son rápidas y fáciles de usar, y también permiten ajustar o optimizar manualmente cualquier aspecto del diseño que limite el rendimiento.

Esto se diseña utilizando puertas lógicas básicas, circuitos o diseños específicos para un diseño determinado.

El diseño de ASIC estructurado (también conocido como " diseño de ASIC de plataforma ") es una tendencia relativamente nueva en la industria de los semiconductores, lo que ha dado lugar a algunas variaciones en su definición. Sin embargo, la premisa básica de un ASIC estructurado es que tanto el tiempo del ciclo de fabricación como el del ciclo de diseño se reducen en comparación con los ASIC basados ​​en celdas, gracias a la existencia de capas metálicas predefinidas (lo que reduce el tiempo de fabricación) y a la caracterización previa de los componentes del silicio (lo que reduce el tiempo del ciclo de diseño).

La definición de Foundations of Embedded Systems establece que: ^{[ 10 ]}

En un diseño de ASIC estructurado, las capas de máscara lógica de un dispositivo están predefinidas por el proveedor del ASIC (o, en algunos casos, por un tercero). La diferenciación y personalización del diseño se logra mediante la creación de capas metálicas personalizadas que establecen conexiones a medida entre elementos lógicos predefinidos de capas inferiores. La tecnología de ASIC estructurado se considera un puente entre las matrices de puertas programables en campo (FPGA) y los diseños de ASIC de celda estándar. Dado que solo se requiere la producción a medida de un número reducido de capas del chip, los diseños de ASIC estructurado presentan gastos no recurrentes (NRE) mucho menores que los chips de celda estándar o totalmente personalizados, que requieren la producción de un conjunto completo de máscaras para cada diseño.

Esta definición es prácticamente idéntica a la de una matriz de puertas lógicas (gate array). La diferencia entre un ASIC estructurado y una matriz de puertas lógicas radica en que, en esta última, las capas metálicas predefinidas sirven para agilizar el proceso de fabricación. En un ASIC estructurado, el uso de metalización predefinida tiene como objetivo principal reducir el coste de los conjuntos de máscaras, así como acortar significativamente el ciclo de diseño.

Por ejemplo, en un diseño basado en celdas o en matrices de puertas lógicas, el usuario a menudo debe diseñar él mismo las estructuras de alimentación, reloj y prueba. En cambio, en la mayoría de los ASIC estructurados, estas estructuras están predefinidas, lo que permite ahorrar tiempo y dinero al diseñador en comparación con los diseños basados ​​en matrices de puertas lógicas. Asimismo, las herramientas de diseño utilizadas para los ASIC estructurados pueden ser considerablemente más económicas y fáciles (más rápidas) de usar que las herramientas basadas en celdas, ya que no tienen que realizar todas las funciones que realizan estas últimas. En algunos casos, el proveedor del ASIC estructurado exige el uso de herramientas personalizadas para su dispositivo (por ejemplo, síntesis física personalizada), lo que también permite acelerar la puesta en producción del diseño.

Las bibliotecas de celdas de primitivas lógicas suelen ser proporcionadas por el fabricante del dispositivo como parte del servicio. Si bien no generan ningún costo adicional, su divulgación está sujeta a un acuerdo de confidencialidad (NDA) y el fabricante las considera propiedad intelectual. Generalmente, su diseño físico está predefinido, por lo que se las denomina "macros rígidas".

Lo que la mayoría de los ingenieros entienden por " propiedad intelectual " son los núcleos IP , diseños adquiridos a un tercero como subcomponentes de un ASIC más grande. Pueden proporcionarse en forma de un lenguaje de descripción de hardware (a menudo denominado "macro blanda"), o como un diseño completamente enrutado que podría imprimirse directamente en la máscara de un ASIC (a menudo denominado "macro dura"). ^{[ 7 ]} Muchas organizaciones ahora venden dichos núcleos prediseñados (CPU, Ethernet, USB o interfaces telefónicas) y las organizaciones más grandes pueden tener un departamento o división completa para producir núcleos para el resto de la organización. La empresa ARM solo vende núcleos IP, lo que la convierte en un fabricante sin fábrica propia .

De hecho, la amplia gama de funciones disponibles actualmente en el diseño de ASIC estructurados es resultado de la mejora sin precedentes de la electrónica a finales de la década de 1990 y principios de la de 2000. Dado que la creación de un núcleo requiere mucho tiempo e inversión, su reutilización y desarrollo posterior reducen drásticamente los tiempos del ciclo de vida del producto y dan como resultado mejores productos. Además, organizaciones de hardware de código abierto como OpenCores están recopilando núcleos IP gratuitos, en paralelo al movimiento del software de código abierto en el diseño de hardware.

Las macroestructuras flexibles suelen ser independientes del proceso (es decir, pueden fabricarse mediante una amplia gama de procesos y con diferentes fabricantes). Las macroestructuras rígidas, en cambio, están limitadas por el proceso y, por lo general, requieren un mayor esfuerzo de diseño para adaptarlas a un proceso o fabricante diferente.

Algunos fabricantes y casas de diseño de circuitos integrados ofrecen servicios de obleas multiproyecto (MPW) como método para obtener prototipos de bajo costo. ^{[ 11 ]} A menudo llamados lanzaderas, estos MPW, que contienen varios diseños, se ejecutan a intervalos regulares y programados bajo un modelo de "corte y envío", generalmente con responsabilidad limitada por parte del fabricante. El contrato implica la entrega de chips desnudos o el ensamblaje y empaquetado de un pequeño número de dispositivos. El servicio generalmente incluye el suministro de una base de datos de diseño físico (es decir, información de enmascaramiento o cinta de generación de patrones (PG)). Al fabricante se le suele denominar "fundición de silicio" debido a su baja participación en el proceso.

Un producto estándar específico para aplicaciones ( ASSP ) es un circuito integrado que implementa una función específica de interés para un amplio mercado. A diferencia de los ASIC, que combinan varias funciones y están diseñados por o para un solo cliente , los ASSP están disponibles como componentes comerciales. Los ASSP se utilizan en todos los sectores, desde el automotriz hasta el de las comunicaciones. ^{[ 12 ]}

Por ejemplo, dos circuitos integrados que podrían considerarse ASIC o no son un chip controlador para PC y un chip para módem . Ambos ejemplos son específicos para una aplicación (lo cual es típico de un ASIC), pero se venden a muchos proveedores de sistemas diferentes (lo cual es típico de los componentes estándar). A los ASIC como estos a veces se les llama productos estándar específicos para aplicaciones (ASSP).

Ejemplos de ASSP son el chip de codificación/decodificación, el chip controlador de interfaz de red Ethernet y el chip controlador de memoria flash. ^{[ 13 ]}

• Anthony Cataldo (26 de marzo de 2002). "Xilinx busca facilitar el camino hacia las FPGA personalizadas" . EE Times . CMP Media, LLC. Archivado del original el 29 de septiembre de 2007. Recuperado el 14 de diciembre de 2006 .
• «Xilinx presenta los FPGA EasyPath de próxima generación con un precio inferior al de los ASIC estructurados» . IT Monitor de EDP Weekly . Millin Publishing, Inc. 18 de octubre de 2004.

• Contenido multimedia relacionado con los circuitos integrados de aplicación específica en Wikimedia Commons.