Extensiones de sincronización transaccional

La eliminación de bloqueo por hardware (HLE) agrega dos nuevos prefijos de instrucción, XACQUIREy XRELEASE. Estos dos prefijos reutilizan los códigos de operación de los prefijos REPNE/ existentes ( / ). En los procesadores que no admiten HLE, los prefijos / se ignoran en las instrucciones para las que / son válidos, lo que permite la compatibilidad con versiones anteriores. ^{[ 17 ]}REPEF2HF3HREPNEREPEXACQUIREXRELEASE

La XACQUIREsugerencia de prefijo solo se puede usar con las siguientes instrucciones con un LOCKprefijo explícito: ADD, ADC, AND, BTC, BTR, BTS, CMPXCHG, CMPXCHG8B, DEC, INC, NEG, NOT, OR, SBB, SUB, XOR, XADDy XCHG. La instrucción también XCHGse puede usar sin el prefijo.LOCK

La XRELEASEsugerencia de prefijo se puede utilizar tanto con las instrucciones enumeradas anteriormente como con las instrucciones MOV mem, regy .MOV mem, imm

HLE permite la ejecución optimista de una sección crítica omitiendo la escritura en un bloqueo, de modo que el bloqueo parezca estar libre para otros subprocesos. Una transacción fallida provoca que la ejecución se reinicie desde la XACQUIREinstrucción con prefijo, pero tratando la instrucción como si el XACQUIREprefijo no estuviera presente.

En otras palabras, la eliminación de bloqueos mediante la ejecución transaccional utiliza las transacciones en memoria como una vía rápida siempre que sea posible, mientras que la vía lenta (de reserva) sigue siendo un bloqueo normal.

Restricted Transactional Memory (RTM) is an alternative implementation to HLE which gives the programmer the flexibility to specify a fallback code path that is executed when a transaction cannot be successfully executed. Unlike HLE, RTM is not backward compatible with processors that do not support it. For backward compatibility, programs are required to detect support for RTM in the CPU before using the new instructions.

RTM añade tres nuevas instrucciones: XBEGIN, XENDy XABORT. Las instrucciones XBEGINy XENDmarcan el inicio y el final de una región de código transaccional; la XABORTinstrucción aborta explícitamente una transacción. El fallo de la transacción redirige al procesador a la ruta de código de reserva especificada por la XBEGINinstrucción, y el estado de aborto se devuelve en el EAXregistro.

TSX/TSX-NI proporciona una nueva XTESTinstrucción que indica si el procesador está ejecutando una región transaccional. Esta instrucción es compatible con el procesador si este admite HLE, RTM o ambos.

TSX/TSX-NI Suspend Load Address Tracking (TSXLDTRK) es una extensión del conjunto de instrucciones que permite deshabilitar temporalmente el seguimiento de cargas desde la memoria en una sección de código dentro de una región transaccional. Esta función extiende HLE y RTM, y su compatibilidad con el procesador debe detectarse por separado.

TSXLDTRK introduce dos nuevas instrucciones, XSUSLDTRKy XRESLDTRK, para suspender y reanudar el seguimiento de direcciones de carga, respectivamente. Mientras el seguimiento está suspendido, las cargas desde la memoria no se añadirán al conjunto de lectura de la transacción. Esto significa que, a menos que estas ubicaciones de memoria se hayan añadido a los conjuntos de lectura o escritura de la transacción fuera de la región de suspensión, las escrituras en estas ubicaciones por otros subprocesos no provocarán la cancelación de la transacción. Suspender el seguimiento de direcciones de carga para una parte del código dentro de una región transaccional permite reducir la cantidad de memoria que se debe rastrear para los conflictos de lectura-escritura y, por lo tanto, aumentar la probabilidad de confirmación exitosa de la transacción.

En agosto de 2014, Intel anunció que existía un error en la implementación de TSX/TSX-NI en las CPU Haswell, Haswell-E, Haswell-EP y Broadwell tempranas, lo que resultó en la desactivación de la función TSX/TSX-NI en las CPU afectadas a través de una actualización de microcódigo. ^{[ 9 ] [ 10 ] [ 24 ]} El error se corrigió en las revisiones F-0 de la CPU Core M-5Y70 Broadwell habilitada para vPro en noviembre de 2014. ^{[ 25 ]}

El error fue descubierto y reportado durante una tesis de diploma en la Escuela de Ingeniería Eléctrica e Informática de la Universidad Técnica Nacional de Atenas . ^{[ 26 ]}

En octubre de 2018, Intel reveló un problema de ordenación de memoria TSX/TSX-NI encontrado en algunos procesadores Skylake . ^{[ 27 ]} Como resultado de una actualización de microcódigo, se deshabilitó la compatibilidad con HLE en las CPU afectadas, y se mitigó RTM sacrificando un contador de rendimiento cuando se usaba fuera del modo Intel SGX o el modo de administración del sistema ( SMM ). El software del sistema tendría que deshabilitar RTM o actualizar las herramientas de monitoreo de rendimiento para que no usaran el contador de rendimiento afectado.

En junio de 2021, Intel publicó una actualización de microcódigo que desactiva aún más TSX/TSX-NI en varios modelos de procesadores Xeon y Core desde Skylake hasta Coffee Lake y Whiskey Lake como mitigación para la vulnerabilidad de aborto asíncrono de TSX (TAA). La mitigación anterior para el problema de ordenación de memoria fue eliminada. ^{[ 28 ]} Por defecto, con el microcódigo actualizado, el procesador seguiría indicando soporte para RTM pero siempre abortaría la transacción. El software del sistema puede detectar este modo de operación y enmascarar el soporte para TSX/TSX-NI de la CPUIDinstrucción, impidiendo la detección de TSX/TSX-NI por parte de las aplicaciones. El software del sistema también puede habilitar el "Modo de desarrollo de software no compatible", donde RTM está completamente activo, pero en este caso el uso de RTM puede estar sujeto a los problemas descritos anteriormente, y por lo tanto este modo no debe habilitarse en sistemas de producción. En algunos sistemas, RTM no se puede volver a habilitar cuando SGX está activo. HLE siempre está deshabilitado.

Según el Manual del desarrollador de software de las arquitecturas Intel 64 e IA-32 de mayo de 2020, Volumen 1, Capítulo 2.5 Arquitectura del conjunto de instrucciones Intel y características eliminadas, ^{[ 19 ]} HLE se ha eliminado de los productos Intel lanzados en 2019 y posteriores. RTM no está documentado como eliminado. Sin embargo, los procesadores de cliente Intel Comet Lake e Ice Lake de décima generación , que se lanzaron en 2020, no son compatibles con TSX/TSX-NI, ^{[ 29 ] [ 30 ] [ 31 ] [ 32 ] [ 33 ]} incluyendo tanto HLE como RTM. Las versiones de ingeniería de los procesadores Comet Lake aún conservaban la compatibilidad con TSX/TSX-NI.

En la revisión 41 de la Referencia de Programación de Extensiones del Conjunto de Instrucciones de la Arquitectura Intel de octubre de 2020, ^{[ 34 ]} se documentó una nueva extensión del conjunto de instrucciones TSXLDTRK. Se incluyó por primera vez en los procesadores Sapphire Rapids lanzados en enero de 2023.