Microcódigo de Intel

El microcódigo de Intel es un microcódigo propietario diseñado por Intel para implementar la arquitectura del conjunto de instrucciones x86 y controlar otros comportamientos de las CPU x86. En las primeras generaciones de CPU x86, la mayoría de las instrucciones de la CPU se implementaban internamente mediante una o más microoperaciones , lo que permitía construir instrucciones complejas componiendo otras más simples. El primer procesador x86, el 8086 , define 512 palabras de microcódigo ^[¹^].

Originalmente, el microcódigo de Intel se implementaba como una ROM fija dentro del chip de la CPU. Desde la introducción de la microarquitectura P6 a mediados de la década de 1990, los programas de microcódigo pueden ser parcheados por el sistema operativo o el firmware de la BIOS para solucionar errores encontrados en la CPU después de su lanzamiento. ^[²^] Intel había diseñado originalmente actualizaciones de microcódigo para la depuración del procesador dentro de su iniciativa de diseño para pruebas (DFT). ^[³^]

Tras el error FDIV del Pentium , la función de microcódigo parcheable adquirió un propósito más amplio para permitir la actualización en campo sin necesidad de realizar una retirada del producto . ^{[ 2 ]}

En las microarquitecturas P6 y posteriores, las instrucciones x86 se convierten internamente en microoperaciones más simples al estilo RISC que son específicas de un procesador y un nivel de revisión particulares . ^[²^]

Microcódigo anterior a P6

Microoperaciones P6 y posteriores

A partir del Pentium Pro, en la mayoría de los procesadores Intel x86, las instrucciones son convertidas por la unidad de búsqueda y decodificación de instrucciones en secuencias de microoperaciones específicas del procesador que este ejecuta directamente. Para las instrucciones implementadas en microcódigo, este consiste en microoperaciones obtenidas de la memoria integrada en el chip. ^{[ 8 ]}

En el Pentium Pro, cada microoperación tiene un ancho de 72 bits, ^{[ 9 ]}^{: 43}^{[ 10 ]} , las CPU más nuevas derivadas del Intel P6 agregan algunos bits más, algunos de ellos se comparten para todas las microoperaciones en una tríada. Otras fuentes dicen que las microoperaciones tienen un ancho de 118 bits. ^{[ 11 ]}^{: 2}^{[ 12 ]}^{: 14} Esto incluye un código de operación, dos campos de origen y un campo de destino, ^{[ 13 ]}^{: 7} con la capacidad de almacenar un valor inmediato de 32 bits. ^{[ 11 ]}^{[ 12 ]}^{: 14} El Pentium Pro puede detectar errores de paridad en su ROM de microcódigo interno e informarlos a través de la arquitectura de verificación de máquina . ^{[ 14 ]}

Las microoperaciones tienen un formato consistente con hasta tres entradas de origen y dos salidas de destino. ^{[ 15 ]} El procesador realiza un cambio de nombre de registros para asignar estas entradas al archivo de registros real (RRF) y viceversa, antes y después de su ejecución. ^{[ 15 ]} Se utiliza la ejecución fuera de orden , por lo que las microoperaciones y las instrucciones que representan pueden no aparecer en el mismo orden.

Durante el desarrollo del Pentium Pro, se incluyeron varias correcciones de microcódigo entre las revisiones A2 y B0. ^{[ 16 ]} Para el Pentium II (basado en el Pentium Pro P6), se agregaron microoperaciones adicionales para admitir el conjunto de instrucciones MMX . ^{[ 17 ]} En varios casos, se agregaron "asistencias de microcódigo" para manejar casos límite poco frecuentes de manera confiable. ^{[ 17 ]}

El Pentium 4 puede tener 126 microoperaciones en ejecución al mismo tiempo. ^{[ 18 ]}^{: 10} Las microoperaciones se decodifican y almacenan en una caché de traza de ejecución con 12 000 entradas, para evitar la decodificación repetida de las mismas instrucciones x86. ^{[ 18 ]}^{: 5} Grupos de seis microoperaciones se empaquetan en una línea de traza. ^{[ 18 ]}^{: 5} Las microoperaciones pueden tomar prestado espacio de datos inmediatos adicional dentro de la misma línea de caché. ^{[ 19 ]}^{: 49} Las instrucciones complejas, como el movimiento de cadenas, dan como resultado un salto a la ROM de microcódigo. ^{[ 18 ]}^{: 6} Durante el desarrollo del Pentium 4, el microcódigo representó el 14 % de los errores del procesador frente al 30 % de los errores del procesador durante el desarrollo del Pentium Pro. ^{[ 20 ]}^{: 35}

La microarquitectura Intel Core introducida en 2006 añadió la " fusión de macrooperaciones " para algunos pares de instrucciones comunes, incluyendo la comparación seguida de un salto. ^{[ 21 ]} Los decodificadores de instrucciones en el Core convierten las instrucciones x86 en microcódigo de tres maneras diferentes:

Para la implementación hyper-threading de Intel de multihilo simultáneo , la ROM de microcódigo, la caché de trazas y los decodificadores de instrucciones se comparten, pero la cola de microoperaciones no se comparte. ^{[ 22 ]}

Instalación de actualización

A mediados de la década de 1990, una función para suministrar nuevo microcódigo se denominó inicialmente Función de actualización de BIOS de Pentium Pro . ^{[ 23 ]}^{[ 24 ]} Se pretendía que las aplicaciones en modo usuario realizaran una llamada de interrupción de la BIOS para suministrar un nuevo "Bloque de datos de actualización de BIOS", que la BIOS validaría parcialmente y guardaría en la memoria no volátil de la BIOS ; esto podría suministrarse a los procesadores instalados en el siguiente arranque. ^{[ 23 ]}

Intel distribuyó un programa llamado BUP_UTIL.EXE, renombrado CHECKUP3.EXEque podía ejecutarse bajo DOS . Las colecciones de múltiples actualizaciones de microcódigo se concatenaban y numeraban con la extensión .PDB, como PEP6.PDB. ^{[ 25 ]}^{: 79}

Interfaz del procesador

El procesador arranca utilizando un conjunto de microcódigo contenido dentro del procesador y almacenado en una ROM interna . ^{[ 2 ]} Una actualización de microcódigo llena una SRAM separada y un conjunto de "registros de coincidencia" que actúan como puntos de interrupción dentro de la ROM de microcódigo, para permitir saltar a la lista actualizada de microoperaciones en la SRAM. ^{[ 2 ]} Se realiza una coincidencia entre el puntero de instrucción de microcódigo (UIP) y todos los registros de coincidencia, y cualquier coincidencia resulta en un salto a la dirección de microcódigo de destino correspondiente. ^{[ 3 ]}^{: 3} En la arquitectura P6 original hay espacio en la SRAM para 60 microoperaciones y múltiples pares de registros de coincidencia/destino. ^{[ 2 ]}^{[ 3 ]}^{: 3} Se necesita un ciclo de instrucción del procesador para saltar del microcódigo ROM al microcódigo parcheado contenido en la SRAM. ^{[ 2 ]} Los registros de coincidencia constan de una dirección de coincidencia de microcódigo y una dirección de destino de microcódigo. ^{[ 26 ]}

El procesador debe estar en el anillo de protección cero (" Anillo 0 ") para poder iniciar una actualización del microcódigo. ^{[ 26 ]}^{: 1} Cada CPU en una configuración de multiprocesamiento simétrico necesita actualizarse individualmente. ^{[ 26 ]}^{: 1}

Una actualización se inicia colocando su dirección en eaxel registro, estableciendo ecx = 0x79y ejecutando una wrmsr(Escritura en el registro específico del modelo ). ^{[ 27 ]}^{: 435}

Formato de actualización de microcódigo

Intel distribuye las actualizaciones de microcódigo como un bloque binario de 2048 (2 kilobytes) para CPU hasta Pentium M, con muchos bytes de relleno dependiendo de CPUID y MSR de la plataforma. ^{[ 2 ]} . Las microarquitecturas más recientes derivadas de P6 hasta Core2Duo usan 4096 o 5120 bytes. La actualización contiene información sobre para qué procesadores está diseñada, de modo que esto se puede verificar con el resultado de la instrucción CPUID . ^{[ 2 ]} La estructura es un encabezado de 48 bytes, seguido de 2000 bytes destinados a ser leídos directamente por el procesador que se va a actualizar: ^{[ 2 ]}

Un programa de microcódigo que es ejecutado por el procesador durante el proceso de actualización del microcódigo. ^{[ 2 ]} Este microcódigo puede reconfigurar y habilitar o deshabilitar componentes usando un registro especial, y debe actualizar los registros de coincidencia de puntos de interrupción. ^{[ 2 ]}
Hasta sesenta microoperaciones parcheadas que se almacenarán en la SRAM. ^{[ 2 ]}
Relleno compuesto por valores aleatorios, para dificultar la comprensión del formato de la actualización del microcódigo. ^{[ 2 ]}

Cada bloque se codifica de forma diferente, y la mayoría de los 2000 bytes no se utilizan como programa de configuración; además, el contenido de las microoperaciones de la SRAM es mucho menor. ^{[ 2 ]} La determinación y validación final de si se puede aplicar una actualización a un procesador se realiza durante el descifrado a través del procesador. ^{[ 23 ]} Cada actualización de microcódigo es específica de una revisión particular de la CPU y está diseñada para ser rechazada por CPUs con un nivel de revisión diferente . Las actualizaciones de microcódigo se cifran para evitar manipulaciones y permitir la validación. ^{[ 28 ]}

Con el Pentium hay dos capas de cifrado y los detalles precisos no están documentados explícitamente por Intel, sino que solo los conocen menos de diez empleados. ^{[ 29 ]} . El formato del archivo de parche para las CPU Intel P6 y derivadas fue completamente sometido a ingeniería inversa ^{[ 30 ]} . Las actualizaciones de microcódigo para Intel Atom , Nehalem y Sandy Bridge contienen además un encabezado adicional de 520 bytes que contiene un módulo RSA de 2048 bits con un exponente decimal de 17. ^{[ 26 ]}^{: 7, 8}

Se ha descubierto que las CPU Intel Goldmont y posiblemente otras generaciones descifran el contenido del microcódigo con RC4 -drop512, aplican una función hash SHA256 al contenido descifrado y luego verifican la firma del hash con RSA-2048. La propia CPU contiene una semilla de 64 bytes a partir de la cual se deriva la clave RC4 y un hash SHA256 del módulo RSA-2048, por lo que no se puede intercambiar por otra en el blob del microcódigo. ^{[ 31 ]}

Depuración

Se puede cargar un microcódigo especial específico para depuración para habilitar el rastreo de ejecución extendida, que luego genera información adicional a través de los pines del monitor de puntos de interrupción. ^{[ 32 ]} En el Pentium 4, la carga de un microcódigo especial puede dar acceso al modo de rastreo de ejecución extendida de microcódigo. ^{[ 32 ]} Al usar el puerto de acceso de prueba JTAG (TAP), un par de registros de control de puntos de interrupción permiten detener la ejecución en direcciones de microcódigo. ^{[ 32 ]}

A mediados de la década de 1980, NEC e Intel mantuvieron un largo litigio en un tribunal federal estadounidense sobre derechos de autor de microcódigo. ^{[ 33 ]} NEC había estado actuando como proveedor secundario de las CPU Intel 8086 con su NEC μPD8086, y mantenía acuerdos de licencia cruzada de patentes y derechos de autor a largo plazo con Intel. En agosto de 1982, Intel demandó a NEC por infracción de derechos de autor sobre la implementación del microcódigo. ^{[ 34 ]}^{[ 35 ]} NEC prevaleció al demostrar, mediante ingeniería de software de sala limpia, que las similitudes en la implementación del microcódigo en sus procesadores V20 y V30 eran el resultado de las restricciones exigidas por la arquitectura, y no de una copia. ^{[ 33 ]}

El Intel 386 puede realizar una autoprueba integrada del microcódigo y de las matrices lógicas programables , cuyo valor se almacena en el EAXregistro. ^{[ 36 ]} Durante la BIST, el contador del microprograma se reutiliza para recorrer todas las ROM, cuyos resultados se recopilan mediante una red de registros de firma de entrada múltiple (MISR) y registros de desplazamiento con retroalimentación lineal. ^{[ 37 ]} Al arrancar el Intel 486 , una BIST controlada por hardware se ejecuta durante 220 ^ciclos de reloj para comprobar varias matrices, incluida la ROM del microcódigo, tras lo cual el control se transfiere al microcódigo para realizar autopruebas adicionales de los registros y las unidades de cálculo. ^{[ 38 ]} La ROM del microcódigo del Intel 486 tiene 250.000 transistores. ^{[ 38 ]}

AMD tenía un contrato a largo plazo para reutilizar el microcódigo 286, 386 y 486 de Intel. ^{[ 39 ]} En octubre de 2004, un tribunal dictaminó que el acuerdo no cubría la distribución por parte de AMD del microcódigo de emulación en circuito (ICE) 486 de Intel. ^{[ 39 ]}

Pruebas de acceso directo

Las pruebas de acceso directo (DAT) se incluyen en las CPU de Intel como parte de las iniciativas de diseño para pruebas (DFT) y diseño para depuración (DFD), lo que permite realizar pruebas de cobertura completa de las CPU individuales antes de su venta. ^{[ 40 ]}

En mayo de 2020, se utilizó un script que leía directamente del bus de registro de control (CRBUS) ^{[ 41 ]} (después de explotar "Red Unlock" en JTAG USB-A a USB-A 3.0 con capacidades de depuración, sin D+, D− y Vcc ^{[ 42 ]} ) para leer del puerto de prueba de acceso directo local (LDAT) de la CPU Intel Goldmont y se leyeron las matrices de microcódigo y parches cargadas. ^{[ 43 ]} Estas matrices solo son accesibles después de que la CPU se haya puesto en un modo específico y constan de cinco matrices a las que se accede a través del desplazamiento 0x6a0: ^{[ 44 ]}

ROM: Tríadas de microcódigo
ROM: Secuencia de palabras
RAM: Palabras de secuencia (actualizable)
RAM: Pares de coincidencia/parche (actualizables)
RAM: Tríadas de microcódigo (actualizables)

Referencias

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Lecturas adicionales

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Enlaces externos

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