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Memoria de acceso aleatorio estática

Un chip de memoria RAM estática de un clon de Nintendo Entertainment System (2K × 8 bits) La memoria de acceso aleatorio estática ( RAM estática o SRAM ) es un tipo de memoria...

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Un chip de memoria RAM estática de un clon de Nintendo Entertainment System (2K × 8  bits)

La memoria de acceso aleatorio estática ( RAM estática o SRAM ) es un tipo de memoria de acceso aleatorio (RAM) que utiliza circuitos de enclavamiento ( flip-flop ) para almacenar cada bit. La SRAM es una memoria volátil ; los datos se pierden al interrumpirse la alimentación.

El calificador estático diferencia la memoria SRAM de la memoria de acceso aleatorio dinámica (DRAM):

  • La memoria SRAM conserva sus datos de forma permanente mientras esté conectada a la corriente, mientras que los datos en la memoria DRAM se borran en segundos y, por lo tanto, deben actualizarse periódicamente .
  • La memoria SRAM es más rápida que la DRAM, pero es más cara en términos de superficie de silicio y coste.
  • Normalmente, la SRAM se utiliza para la caché y los registros internos de una CPU , mientras que la DRAM se utiliza para la memoria principal de un ordenador .

Historia

La memoria SRAM bipolar de semiconductores fue inventada en 1963 por Robert Norman en Fairchild Semiconductor . [ 1 ] La memoria SRAM de metal-óxido-semiconductor (MOS-SRAM) fue inventada en 1964 por John Schmidt en Fairchild Semiconductor . El primer dispositivo fue una memoria SRAM de canal p MOS de 64 bits. [ 2 ] [ 3 ]

La SRAM fue el principal impulsor de cualquier nuevo proceso de fabricación de tecnología basada en CMOS desde la década de 1960, cuando se inventó la tecnología CMOS. [ 4 ]

En 1964, Arnold Farber y Eugene Schlig, que trabajaban para IBM, crearon una celda de memoria cableada, utilizando una puerta de transistor y un pestillo de diodo túnel . Reemplazaron el pestillo con dos transistores y dos resistencias , una configuración que se conoció como la celda Farber-Schlig. Ese año presentaron una divulgación de invención, pero fue rechazada inicialmente. [ 5 ] [ 6 ] En 1965, Benjamin Agusta y su equipo en IBM crearon un chip de memoria de silicio de 16 bits basado en la celda Farber-Schlig, con 84 transistores, 64 resistencias y 4 diodos.

En abril de 1969, Intel Inc. presentó su primer producto, el Intel 3101, un chip de memoria SRAM destinado a reemplazar los voluminosos módulos de memoria de núcleo magnético ; su capacidad era de 64 bits [ a ] [ 7 ] y se basaba en transistores de unión bipolar . [ 8 ] Fue diseñado utilizando rubylith . [ 9 ]

Características

Aunque puede caracterizarse como memoria volátil , la SRAM exhibe remanencia de datos . [ 10 ]

La SRAM ofrece un modelo de acceso a datos sencillo y no requiere un circuito de refresco. Su rendimiento y fiabilidad son buenos, y su consumo energético es bajo en reposo. Dado que la SRAM requiere más transistores por bit para su implementación, es menos densa y más cara que la DRAM, y también presenta un mayor consumo energético durante el acceso de lectura o escritura. El consumo energético de la SRAM varía considerablemente en función de la frecuencia de acceso. [ 11 ]

Aplicaciones

Celdas de RAM en el chip de un microcontrolador STM32F103VGT6 fabricado por STMicroelectronics mediante un proceso de 180 nanómetros .
Imagen obtenida mediante microscopio electrónico de barrido ; la topología celular es claramente visible.
Imagen obtenida mediante microscopio óptico

Uso integrado

Muchas categorías de subsistemas industriales y científicos, electrónica automotriz y sistemas embebidos similares contienen SRAM, que en este contexto se denomina SRAM embebida (ESRAM). [ 12 ] También se encuentra integrada en prácticamente todos los electrodomésticos, juguetes, etc. modernos que implementan una interfaz de usuario electrónica.

La SRAM en su forma de doble puerto se utiliza a veces para circuitos de procesamiento de señales digitales en tiempo real . [ 13 ]

En las computadoras

La SRAM se utiliza en ordenadores personales, estaciones de trabajo y equipos periféricos: archivos de registro de la CPU , cachés internas de la CPU y de la GPU , búferes de disco duro , etc. Las pantallas LCD también pueden emplear SRAM para almacenar la imagen mostrada. La SRAM se utilizó como memoria principal en muchos de los primeros ordenadores personales, como el ZX80 , el TRS-80 Modelo 100 y el VIC-20 .

Algunas de las primeras tarjetas de memoria de finales de la década de 1980 y principios de la de 1990 utilizaban SRAM como medio de almacenamiento, lo que requería una batería de litio para conservar el contenido de la SRAM. [ 14 ] [ 15 ]

Integrado en el chip

La memoria SRAM puede integrarse en el chip para:

Aficionados

Los aficionados, en particular los entusiastas de los procesadores de fabricación propia, suelen preferir la SRAM debido a la facilidad de interconexión. Es mucho más fácil trabajar con ella que con la DRAM, ya que no hay ciclos de refresco [ 16 ] y los buses de direcciones y datos suelen ser directamente accesibles. Además de los buses y las conexiones de alimentación, la SRAM normalmente solo requiere tres controles: habilitación del chip (CE), habilitación de escritura (WE) y habilitación de salida (OE). En la SRAM síncrona, también se incluye la línea de reloj (CLK) [ 17 ] .

Tipos de SRAM

Memoria SRAM no volátil

La memoria SRAM no volátil (nvSRAM) tiene la funcionalidad estándar de la SRAM, pero conserva los datos cuando se interrumpe el suministro eléctrico. Las nvSRAM se utilizan en redes, la industria aeroespacial y la medicina, entre otras aplicaciones, [ 18 ] donde la preservación de los datos es fundamental y donde las baterías no son prácticas.

Memoria RAM pseudoestática

La RAM pseudoestática (PSRAM) es una DRAM combinada con un circuito de autorrefresco. [ 19 ] Externamente se presenta como una SRAM más lenta, aunque con una ventaja en densidad y costo sobre la SRAM verdadera, y sin la complejidad de acceso de la DRAM.

Por tipo de transistor

Por sistema numérico

Por función

  • Asíncrono : independientemente de la frecuencia del reloj, la entrada y salida de datos se controlan mediante la transición de direcciones. Algunos ejemplos son los omnipresentes chips de 28 pines de 8K × 8 y 32K × 8 (a menudo, aunque no siempre, denominados algo parecido a 6264 y 62C256, respectivamente), así como productos similares de hasta 16 Mbit por chip.  
  • Síncrono : todos los tiempos se inician con los flancos del reloj. Las señales de dirección, de entrada de datos y otras señales de control están asociadas a las señales de reloj. 

En la década de 1990, se empleó la SRAM asíncrona para lograr un acceso rápido. Esta se utilizaba como memoria principal en pequeños procesadores integrados sin caché, presentes en una amplia gama de aplicaciones, desde electrónica industrial y sistemas de medición hasta discos duros y equipos de red. Actualmente, se prefiere la SRAM síncrona (por ejemplo, DDR SRAM) de forma similar a como se prefiere la DRAM síncrona : la memoria DDR SDRAM se prefiere a la DRAM asíncrona . La arquitectura de segmentación empleada por la memoria síncrona permite un mayor rendimiento. Además, dado que la DRAM es mucho más económica que la SRAM, esta última suele sustituirse por la primera, especialmente cuando se requiere una gran capacidad de memoria. Sin embargo, la memoria SRAM es mucho más rápida para el acceso aleatorio que para el acceso por bloques o en ráfagas. Por lo tanto, la memoria SRAM se utiliza principalmente para la caché de la CPU , pequeñas memorias integradas en el chip, FIFOs u otros búferes pequeños. 

Por característica

  • Tiempo de respuesta del bus cero (ZBT) : el tiempo de respuesta es el número de ciclos de reloj necesarios para cambiar el acceso a la SRAM de escritura a lectura y viceversa. Para las SRAM ZBT, el tiempo de respuesta, o la latencia entre los ciclos de lectura y escritura, es cero. 
  • syncBurst (syncBurst SRAM o syncBurst-burst SRAM) : ofrece acceso de escritura en ráfaga síncrona a la SRAM para aumentar el rendimiento de escritura en la SRAM. 
  • Memoria DDR SRAM : síncrona, puerto único de lectura/escritura, E/S de doble velocidad de datos. 
  • Memoria SRAM de velocidad de datos cuádruple : puertos de lectura y escritura síncronos e independientes, E/S de velocidad de datos cuádruple. 

Por pilas

  • Memoria SRAM de una sola pila
  • Memoria SRAM 2.5D – a partir de 2025 La tecnología SRAM 3D sigue siendo costosa, por lo que se puede utilizar SRAM con tecnología de circuito integrado 2.5D .
  • Memoria SRAM 3D : se utiliza en varios modelos de procesadores AMD orientados al rendimiento . 

Diseño

Una celda SRAM CMOS de seis transistores (6T). WL: línea de palabra. BL: línea de bits.

Una celda SRAM típica está compuesta por seis MOSFET y a menudo se la denomina celda SRAM 6T . Cada bit de la celda se almacena en cuatro transistores (M1, M2, M3, M4) que forman dos inversores acoplados en cruz. Esta celda de almacenamiento tiene dos estados estables, que se utilizan para representar 0 y 1. Dos transistores de acceso adicionales sirven para controlar el acceso a la celda de almacenamiento durante las operaciones de lectura y escritura. La SRAM 6T es el tipo más común de SRAM. [ 20 ] Además de la SRAM 6T, otros tipos de SRAM utilizan 4, 5, 7, [ 21 ] 8, 9, [ 20 ] 10 [ 22 ] (SRAM 4T, 5T, 7T, 8T, 9T, 10T) o más transistores por bit. [ 23 ] [ 24 ] [ 25 ]

En ocasiones, se utilizan transistores adicionales para implementar más de un puerto (de lectura y/o escritura), lo que puede resultar útil en ciertos tipos de memoria de vídeo y archivos de registro implementados con circuitos SRAM multipuerto.

En general, cuantos menos transistores se necesiten por celda, más pequeña podrá ser cada celda. Dado que el coste de procesamiento de una oblea de silicio es relativamente fijo, el uso de celdas más pequeñas y, por lo tanto, la mayor cantidad de bits que contiene una oblea, reduce el coste por bit de memoria.

Una memoria SRAM de cuatro transistores (4T) ofrece ventajas en densidad a costa de una mayor complejidad de fabricación. Las resistencias deben tener dimensiones reducidas y valores elevados.

La SRAM de cuatro transistores es común en dispositivos SRAM independientes (a diferencia de la SRAM utilizada para cachés de CPU), implementada en procesos especiales con una capa adicional de polisilicio , lo que permite resistencias pull-up de muy alta resistencia. [ 26 ] El principal inconveniente de usar SRAM de 4T es el aumento de la potencia estática debido al flujo de corriente constante a través de uno de los transistores pull-down (M1 o M2).

Es posible utilizar celdas de memoria que empleen menos de cuatro transistores; sin embargo, dichas celdas 3T [ 27 ] [ 28 ] o 1T son DRAM, no SRAM (ni siquiera la denominada 1T-SRAM ).

El acceso a la celda se habilita mediante la línea de palabra (WL en la figura), que controla los dos transistores de acceso M5 y M6 en la figura de la SRAM de 6 transistores (o M3 y M4 en la figura de la SRAM de 4 transistores). Estos, a su vez, controlan si la celda debe conectarse a las líneas de bits BL1 y BL2. Estas líneas se utilizan para transferir datos tanto para operaciones de lectura como de escritura.

Durante los accesos de lectura, los inversores de la celda SRAM activan y desactivan activamente las líneas de bits. Esto mejora el ancho de banda de la SRAM en comparación con las DRAM : en una DRAM, la línea de bits está conectada a condensadores de almacenamiento, y el reparto de carga provoca que la línea de bits oscile hacia arriba o hacia abajo. Aunque no es estrictamente necesario tener dos líneas de bits, normalmente se proporcionan tanto la señal como su inversa para mejorar los márgenes de ruido y la velocidad. La estructura simétrica de las SRAM también permite la señalización diferencial , lo que facilita la detección de pequeñas fluctuaciones de voltaje. 

Otra diferencia con la DRAM que contribuye a que la SRAM sea más rápida es que los chips comerciales aceptan todos los bits de dirección a la vez. En comparación, las DRAM comerciales tienen la dirección multiplexada en dos mitades, es decir, bits superiores seguidos de bits inferiores, sobre los mismos pines del paquete para mantener su tamaño y costo bajos. El tamaño de una SRAM con m líneas de dirección y n líneas de datos es 2 m palabras, o 2 m  × n bits. El tamaño de palabra más común es de 8 bits, lo que significa que se puede leer o escribir un solo byte en cada una de las 2 m palabras diferentes dentro del chip SRAM. Varios chips SRAM comunes tienen 11 líneas de dirección (por lo tanto, una capacidad de 2 11  = 2048  = 2k palabras ) y una palabra de 8 bits, por lo que se les denomina SRAM 2k × 8 .  

Las dimensiones de una celda SRAM en un circuito integrado están determinadas por el tamaño mínimo de las características del proceso utilizado para fabricar el circuito integrado.

Operación de SRAM

Una celda SRAM tiene tres estados:

  • En espera: El circuito está inactivo.
  • Lectura: Se han solicitado los datos.
  • Redacción: Actualización de contenidos.

La memoria SRAM que opera en modo de lectura y escritura debe tener , respectivamente, estabilidad de lectura y escritura . Los tres estados diferentes funcionan de la siguiente manera:

Apoyar

Si la línea de palabra no está activada, los transistores de acceso M5 y M6 desconectan la celda de las líneas de bits. Los dos inversores acoplados en cruz formados por M1 a M4 continuarán reforzándose mutuamente mientras haya alimentación disponible. 

Lectura

En teoría, la lectura solo requiere activar un único transistor de acceso y una línea de bits, por ejemplo, M6 en BL. Sin embargo, en memorias más grandes, las líneas de bits son relativamente largas con muchas conexiones y, por lo tanto, tienen una gran capacitancia. Para acelerar la lectura, en la práctica se utiliza un proceso más complejo. El ciclo de lectura se inicia precargando ambas líneas de bits BL y BL a un voltaje alto (lógico 1). [ b ] Luego, al activar la línea de palabra WL se habilitan ambos transistores de acceso M5 y M6 , lo que provoca una ligera caída inicial en el voltaje de una de las líneas de bits, creando una diferencia de voltaje entre BL y BL . Un amplificador de detección diferencial detectará qué línea tiene el voltaje más alto y, por lo tanto, determinará si se almacenó un 1 o un 0. Debido a que el movimiento de las líneas de bits se ralentiza por la capacitancia, cuanto mayor sea la sensibilidad del amplificador de detección, más rápida será la operación de lectura.

Escribiendo

El ciclo de escritura comienza aplicando el valor a escribir a las líneas de bits. Para escribir un 0, se aplica un 0 a las líneas de bits, como por ejemplo, configurando BL a 1 y BL a 0. Esto es similar a aplicar un pulso de reinicio a un latch SR , lo que provoca que el flip-flop cambie de estado. Se escribe un 1 invirtiendo los valores de las líneas de bits. A continuación, se activa WL y se enclava el valor que se va a almacenar. Esto funciona porque los controladores de entrada de las líneas de bits están diseñados para ser mucho más robustos que los transistores relativamente débiles de la propia celda, de modo que pueden anular fácilmente el estado anterior de los inversores acoplados en cruz. En la práctica, los transistores NMOS de acceso M5 y M6 deben ser más robustos que los transistores NMOS inferiores (M1 , M3 ) o los transistores PMOS superiores (M2 , M4 ) . Esto se consigue fácilmente, ya que los transistores PMOS son mucho más débiles que los NMOS del mismo tamaño. En consecuencia, cuando un par de transistores (por ejemplo, M3 y M4 ) se ve ligeramente afectado por el proceso de escritura, la tensión de puerta del par de transistores opuesto (M1 y M2 ) también cambia. Esto significa que los transistores M1 y M2 pueden ser afectados con mayor facilidad, y así sucesivamente. Por lo tanto, los inversores acoplados en cruz amplifican el proceso de escritura.

Comportamiento del autobús

La memoria RAM con un tiempo de acceso de 70  ns generará datos válidos en un  plazo de 70 ns desde que las líneas de dirección sean válidas. Algunas celdas SRAM cuentan con un modo de página , donde las palabras de una página (256, 512 o 1024 palabras) se pueden leer secuencialmente con un tiempo de acceso significativamente menor (normalmente, unos 30  ns). La página se selecciona configurando las líneas de dirección superiores y, a continuación, las palabras se leen secuencialmente recorriendo las líneas de dirección inferiores.

Desafíos de producción

Durante más de 30 años (de 1987 a 2017), con una disminución constante del tamaño del transistor (tamaño del nodo), la reducción de la huella de la topología de la celda SRAM se ralentizó, lo que dificultó el empaquetado más denso de las celdas. [ 4 ] Una de las razones es que la reducción del tamaño del transistor conlleva problemas de fiabilidad de la SRAM. Se requieren diseños de celdas cuidadosos para lograr celdas SRAM que no sufran problemas de estabilidad, especialmente durante su lectura. [ 31 ] Con la introducción de la implementación de transistores FinFET en las celdas SRAM, estas comenzaron a sufrir ineficiencias crecientes en los tamaños de las celdas.

Además de los problemas de tamaño, un desafío importante de las celdas SRAM modernas es la fuga de corriente estática. La corriente que fluye desde la fuente de alimentación positiva (Vdd ) a través de la celda y hacia tierra aumenta exponencialmente cuando la temperatura de la celda sube. El consumo de energía de la celda ocurre tanto en estado activo como inactivo, desperdiciando así energía útil sin realizar ningún trabajo útil. Si bien en los últimos 20 años el problema se abordó parcialmente mediante la técnica de voltaje de retención de datos (DRV), con tasas de reducción que oscilan entre 5 y 10, la disminución del tamaño del nodo provocó que las tasas de reducción cayeran a aproximadamente 2. [ 4 ]

Con estos dos problemas, se volvió más difícil desarrollar memorias SRAM densas y de bajo consumo energético, lo que impulsó a la industria de semiconductores a buscar alternativas como STT-MRAM y F-RAM . [ 4 ] [ 32 ]

Investigación

En 2019, un instituto francés publicó un estudio sobre un circuito integrado ( CI) fabricado en 28 nm para aplicaciones de IoT . [ 33 ] Este CI se basaba en transistores de silicio sobre aislante totalmente agotados (FD-SOI), contaba con una línea de memoria SRAM de dos puertos para accesos síncronos/asíncronos y tierra virtual selectiva (SVGND). El estudio afirmaba haber logrado una corriente SVGND ultrabaja en los modos de reposo y lectura mediante un ajuste preciso de su voltaje. [ 33 ]

Véase también

Notas

  1. ↑ En las primeras versiones, solo se podían usar 63 bits debido a un error.
  2. ↑ A medida que el transistor NMOS se vuelve más potente, la polarización descendente es más sencilla. Por lo tanto, las líneas de bits se precargan tradicionalmente a un voltaje alto. Muchos investigadores también están intentando precargarlas a un voltaje ligeramente inferior para reducir el consumo de energía. [ 29 ] [ 30 ]

Referencias

  1. ↑ "1966: Las memorias RAM de semiconductores satisfacen las necesidades de almacenamiento de alta velocidad" . Museo de Historia de la Computación . Archivado del original el 3 de octubre de 2019. Consultado el 19 de junio de 2019 .
  2. ↑ "1970: La RAM dinámica MOS compite con la memoria de núcleo magnético en precio" . Museo de Historia de la Computación . Archivado del original el 26 de octubre de 2021. Consultado el 8 de octubre de 2020 .
  3. ↑ "Conferencias sobre memoria" (PDF) .
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