Biestable (electrónica)

El pestillo SR NOR consta de dos puertas NOR paralelas donde la salida de cada NOR también se ramifica en una entrada de la otra NOR, como se muestra en la figura. Llamamos a estas conexiones de salida a entrada entradas de retroalimentación , o simplemente retroalimentación . Las entradas restantes las usaremos como entradas de control como se explicó anteriormente. Nótese que en este punto, debido a que todo es simétrico, no importa a qué entradas estén conectadas las salidas. Ahora rompemos la simetría al elegir cuál de las entradas de control restantes será nuestro set y reset y podemos llamar set NOR a la puerta NOR con el control de set y reset NOR a la puerta NOR con el control de reset; en las figuras, el set NOR es el inferior y el reset NOR es el superior. La salida del reset NOR será nuestro bit almacenado Q, mientras que veremos que la salida del set NOR almacena su complemento Q.

Para derivar el comportamiento del biestable SR NOR, considere S y R como entradas de control y recuerde que, según las ecuaciones anteriores, las compuertas NOR de activación y desactivación con control 1 fijarán sus salidas a 0, mientras que las compuertas NOR de activación y desactivación con control 0 actuarán como una compuerta NOT. Con esto, ahora es posible derivar el comportamiento del biestable SR como condiciones simples (en lugar de, por ejemplo, asignar valores a cada línea y observar cómo se propagan):

• Mientras que R y S son ambos cero, tanto la compuerta NOR R como la NOR S simplemente imponen que la retroalimentación sea el complemento de la salida, lo cual se cumple siempre que las salidas sean complementarias entre sí. Por lo tanto, las salidas Q y Q se mantienen en un estado constante, ya sea Q=0 o Q=1.
• Si S=1 mientras R=0, la compuerta NOR activada fijará Q =0, mientras que la compuerta NOR desactivada se adaptará y establecerá Q=1. Una vez que S se restablece a cero, los valores se mantienen como se explicó anteriormente.
• De manera similar, si R=1 mientras S=0, entonces la compuerta NOR de reinicio fija Q=0 mientras que la compuerta NOR de ajuste adapta Q =1. Nuevamente, el estado se mantiene si R se vuelve a establecer en 0.
• Si R=S=1, las compuertas NOR fijarán ambas salidas a 0, lo cual no es un estado válido que almacene valores complementarios.

Nota: X significa que no importa , es decir, tanto 0 como 1 son valores válidos.

La combinación R = S = 1 se denomina combinación restringida o estado prohibido porque, dado que ambas compuertas NOR generan ceros, se rompe la ecuación lógica Q = no Q. Esta combinación también resulta inapropiada en circuitos donde ambas entradas pueden pasar a nivel bajo simultáneamente (es decir, una transición de restringido a retención ). La salida podría permanecer en un estado metaestable y, finalmente, bloquearse en 1 o 0, dependiendo de las relaciones de tiempo de propagación entre las compuertas (una condición de carrera ).

Para superar la combinación restringida, se pueden agregar compuertas a las entradas que las conviertan (S, R) = (1, 1)en una de las combinaciones no restringidas. Estas pueden ser:

• Q = 1 (1, 0) – denominado pestillo S (dominado)
• Q = 0 (0, 1) – denominado pestillo R (dominado)

Esto se hace en casi todos los controladores lógicos programables .

• Estado de retención (0, 0) – denominado pestillo E

Alternativamente, la combinación restringida puede utilizarse para alternar la salida. El resultado es el pestillo JK .

La ecuación característica para el pestillo SR es:

${\displaystyle Q_{\text{siguiente}}={\bar {R}}Q+{\bar {R}}S}$o${\displaystyle Q_{\text{siguiente}}={\bar {R}}(Q+S).}$^{[ 15 ]}

donde A + B significa (A o B), AB significa (A y B)

Otra expresión es:

${\displaystyle Q_{\text{siguiente}}=S+{\bar {R}}Q}$con${\displaystyle SR=0}$^{[ 16 ]}

El circuito que se muestra a continuación es un biestable NAND básico. Las entradas se designan generalmente como S y R, que significan Set y Reset respectivamente. Dado que las entradas NAND deben estar normalmente en nivel lógico 1 para evitar afectar la acción de enclavamiento, en este circuito se consideran invertidas (o activas en bajo).

El circuito utiliza la misma retroalimentación que la SR NOR, simplemente reemplazando las compuertas NOR por compuertas NAND, para recordar y mantener su estado lógico incluso después de que las señales de entrada de control hayan cambiado. Nuevamente, recuerde que una compuerta NAND controlada por 1 siempre produce una salida de 0, mientras que una compuerta NAND controlada por 0 actúa como una compuerta NOT. Cuando las entradas S y R son ambas altas, la retroalimentación mantiene las salidas Q en el estado anterior. Cuando alguna es cero, fijan sus bits de salida a 0, mientras que la otra se adapta al complemento. S = R = 0 produce el estado inválido.

Desde el punto de vista didáctico, los biestables SR representados como un par de componentes acoplados (transistores, compuertas, tubos, etc.) suelen ser difíciles de comprender para los principiantes. Una explicación didáctica más sencilla consiste en representar el biestable como un único bucle de retroalimentación en lugar del acoplamiento cruzado. A continuación, se muestra un biestable SR construido con una compuerta AND con una entrada invertida y una compuerta OR . Cabe destacar que el inversor no es necesario para la funcionalidad del biestable, sino para que ambas entradas estén activas en estado alto.

Cabe destacar que el biestable OR SR tiene la ventaja de que la condición S = 1, R = 1 está bien definida. En la versión anterior del biestable OR SR, se da prioridad a la señal R sobre la señal S. Si se requiere prioridad sobre S, esto se puede lograr conectando la salida Q a la salida de la compuerta OR en lugar de a la salida de la compuerta AND.

El biestable SR AND-OR es más fácil de entender, ya que ambas compuertas se pueden explicar de forma aislada, nuevamente con la vista de control de AND y OR descrita anteriormente. Cuando ni S ni R están activadas, tanto la compuerta OR como la AND están en "modo de retención", es decir, permiten el paso de la entrada y su salida es la entrada del bucle de retroalimentación. Cuando la entrada S = 1, la compuerta OR emite 1, independientemente de la otra entrada del bucle de retroalimentación ("modo de activación"). Cuando la entrada R = 1, la compuerta AND emite 0, independientemente de la otra entrada del bucle de retroalimentación ("modo de desactivación"). Y dado que la compuerta AND toma la salida de la compuerta OR como entrada, R tiene prioridad sobre S. Los biestables dibujados como compuertas acopladas cruzadamente pueden parecer menos intuitivos, ya que el comportamiento de una compuerta parece estar entrelazado con el de la otra. Los biestables NOR o NAND estándar también podrían redibujarse con el bucle de retroalimentación, pero en su caso, el bucle de retroalimentación no muestra el mismo valor de señal a lo largo de todo el bucle. Sin embargo, el biestable SR AND-OR tiene el inconveniente de que necesitaría un inversor adicional si se requiere una salida Q invertida.

Tenga en cuenta que el pestillo SR AND-OR se puede transformar en el pestillo SR NOR mediante transformaciones lógicas: invirtiendo la salida de la puerta OR y también la segunda entrada de la puerta AND y conectando la salida Q invertida entre estos dos inversores añadidos; siendo la puerta AND con ambas entradas invertidas equivalente a una puerta NOR según las leyes de De Morgan .

El biestable JK se utiliza con mucha menos frecuencia que el flip-flop JK. El biestable JK sigue la siguiente tabla de estados:

Por lo tanto, el biestable JK es un biestable SR que está hecho para alternar su salida (oscilar entre 0 y 1) cuando se le pasa la combinación de entrada de 11. ^{[ 17 ]} A diferencia del flip-flop JK, la combinación de entrada 11 para el biestable JK no es muy útil porque no hay un reloj que dirija la alternancia.

Se puede crear un biestable SR con compuerta añadiendo un segundo nivel de compuertas NAND a un biestable SR invertido . Las compuertas NAND adicionales invierten aún más las entradas, de modo que un biestable SR se convierte en un biestable SR con compuerta (un biestable SR se transformaría en un biestable SR con compuerta y habilitación invertida).

Como alternativa, se puede crear un pestillo SR con compuerta (con habilitación no inversora) agregando un segundo nivel de compuertas AND a un pestillo SR .

Con E en alto ( habilitar verdadero), las señales pueden pasar a través de las puertas de entrada al pestillo encapsulado; todas las combinaciones de señales excepto (0, 0) = mantener se reproducen inmediatamente en la salida (Q, Q ), es decir, el pestillo es transparente .

Con E en estado bajo ( habilitar en falso), el pestillo está cerrado (opaco) y permanece en el estado en que se encontraba la última vez que E estuvo en estado alto.

Este pestillo aprovecha el hecho de que, en las dos combinaciones de entrada activas (01 y 10) de un pestillo SR controlado, R es el complemento de S. La etapa NAND de entrada convierte los dos estados de entrada D (0 y 1) en estas dos combinaciones de entrada para el siguiente pestillo SR invirtiendo la señal de entrada de datos. El estado bajo de la señal de habilitación produce la combinación inactiva 11. Por lo tanto, un pestillo D controlado puede considerarse como un pestillo SR síncrono de una entrada . Esta configuración impide la aplicación de la combinación de entrada restringida. También se conoce como pestillo transparente , pestillo de datos o simplemente pestillo controlado . Tiene una entrada de datos y una señal de habilitación (a veces llamada reloj o control ). La palabra transparente proviene del hecho de que, cuando la entrada de habilitación está activa, la señal se propaga directamente a través del circuito, desde la entrada D hasta la salida Q. Los pestillos D controlados también son sensibles al nivel con respecto al nivel de la señal de reloj o de habilitación.

Los pestillos transparentes se utilizan normalmente como puertos de E/S o en sistemas asíncronos, o en sistemas síncronos de dos fases ( sistemas síncronos que utilizan un reloj de dos fases ), donde dos pestillos que operan en diferentes fases del reloj impiden la transparencia de los datos, como en un flip-flop maestro-esclavo.

La tabla de verdad que se muestra a continuación indica que cuando la entrada de habilitación (E) es 0, la entrada D no tiene ningún efecto sobre la salida. Cuando E es alta, la salida es igual a D.

• 
  Un latch D controlado basado en un latch NAND SR.
• 
  Un pestillo D con compuerta basado en un pestillo SR NOR.
• 
  Un pestillo D animado con compuerta. El negro y el blanco representan los valores lógicos '1' y '0', respectivamente.

  1. D = 1, E = 1: conjunto
  2. D = 1, E = 0: mantener
  3. D = 0, E = 0: mantener
  4. D = 0, E = 1: reiniciar
• 
  Un latch D controlado en lógica de transistor de paso que se habilita para escritura cuando CLK=1, similar a los de los circuitos integrados CD4042 o CD74HC75.

Los diseños clásicos de biestables con compuerta presentan algunas características indeseables. ^{[ 18 ]} Requieren lógica de doble riel o un inversor. La propagación de entrada a salida puede tardar hasta tres retardos de compuerta. Esta propagación no es constante: algunas salidas tardan dos retardos de compuerta, mientras que otras tardan tres.

Los diseñadores buscaron alternativas. ^{[ 19 ]} Una alternativa exitosa es el pestillo de Earle. Requiere solo una entrada de datos y su salida toma un retardo constante de dos compuertas. Además, los dos niveles de compuerta del pestillo de Earle pueden, en algunos casos, fusionarse con los dos últimos niveles de compuerta de los circuitos que controlan el pestillo porque muchos circuitos computacionales comunes tienen una capa OR seguida de una capa AND como sus dos últimos niveles. La fusión de la función del pestillo puede implementarlo sin retardos de compuerta adicionales. ^{[ 18 ]} La fusión se aprovecha comúnmente en el diseño de computadoras segmentadas y, de hecho, fue desarrollada originalmente por John G. Earle para ser utilizada en el IBM System/360 Modelo 91 con ese propósito. ^{[ 20 ]}

El pestillo Earle no presenta riesgos. ^{[ 21 ]} Si se omite la puerta NAND central, se obtiene el pestillo de retención de polaridad , que se usa comúnmente porque requiere menos lógica. ^{[ 21 ] [ 22 ]} Sin embargo, es susceptible a riesgos lógicos . Desviar intencionalmente la señal de reloj puede evitar el riesgo. ^{[ 22 ]}

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  El biestable Earle utiliza entradas de habilitación complementarias: habilitación activa en bajo (E_L) y habilitación activa en alto (E_H).
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  Un pestillo Earle animado. El blanco y el negro representan los valores lógicos '1' y '0', respectivamente.

  1. D = 1, E_H = 1: conjunto
  2. D = 0, E_H = 1: reiniciar
  3. D = 1, E_H = 0: mantener

Algunos tipos diferentes de flip-flops D activados por flanco

Un flip-flop D activado por flanco positivo

Un flip-flop D activado por flanco positivo con funciones de ajuste y reinicio.

Este circuito ^{[ 26 ]} consta de dos etapas implementadas por biestables SR NAND . La etapa de entrada (los dos biestables de la izquierda) procesa las señales de reloj y datos para asegurar señales de entrada correctas para la etapa de salida (el único biestable de la derecha). Si el reloj está en nivel bajo, ambas señales de salida de la etapa de entrada están en nivel alto, independientemente de la entrada de datos; el biestable de salida no se ve afectado y almacena el estado anterior. Cuando la señal de reloj cambia de nivel bajo a alto, solo uno de los voltajes de salida (dependiendo de la señal de datos) pasa a nivel bajo y activa/desactiva el biestable de salida: si D = 0, la salida inferior pasa a nivel bajo; si D = 1, la salida superior pasa a nivel bajo. Mientras la señal de reloj permanezca en nivel alto, estas salidas de la etapa de entrada mantienen sus estados independientemente de la entrada de datos y obligan al biestable de salida a permanecer en el estado correspondiente, ya que el cero lógico de entrada (de la etapa de salida) permanece activo mientras el reloj está en nivel alto. Cualquier cambio en la entrada de datos mientras el reloj está en nivel alto no modificará los estados de los dos biestables de la etapa de entrada. Por lo tanto, la función del pestillo de salida es almacenar los datos solo mientras el reloj está en estado bajo.

El circuito está estrechamente relacionado con el biestable D con compuerta , ya que ambos convierten los dos estados de entrada D (0 y 1) en dos combinaciones de entrada (01 y 10) para el biestable SR de salida mediante la inversión de la señal de entrada de datos (ambos circuitos dividen la señal D única en dos señales complementarias S y R ). La diferencia radica en que el biestable D con compuerta utiliza compuertas lógicas NAND, mientras que el flip-flop D activado por flanco positivo utiliza biestables NAND SR . La función de estos biestables es bloquear la salida activa que produce un voltaje bajo (un cero lógico); por lo tanto, el flip-flop D activado por flanco positivo también puede considerarse un biestable D con compuertas de entrada bloqueadas.

Un flip-flop D maestro-esclavo se crea conectando dos biestables D con compuerta en serie e invirtiendo la entrada de habilitación de uno de ellos. Se denomina maestro-esclavo porque el biestable maestro controla el valor de salida Q del biestable esclavo y lo obliga a mantener su valor siempre que esté habilitado, ya que el biestable esclavo siempre copia su nuevo valor del biestable maestro y solo cambia su valor en respuesta a un cambio en el valor del biestable maestro y la señal de reloj.

En un flip-flop D maestro-esclavo activado por flanco positivo, cuando la señal de reloj está en nivel bajo (0 lógico), la señal de habilitación que ve el primer latch D maestro (la señal de reloj invertida) está en nivel alto (1 lógico). Esto permite que el latch maestro almacene el valor de entrada cuando la señal de reloj pasa de nivel bajo a nivel alto. A medida que la señal de reloj pasa a nivel alto (de 0 a 1), la señal de habilitación invertida del primer latch pasa a nivel bajo (de 1 a 0) y el valor visto en la entrada del latch maestro se bloquea . Casi simultáneamente, la señal de habilitación doblemente invertida del segundo latch D esclavo pasa de nivel bajo a nivel alto (de 0 a 1) con la señal de reloj. Esto permite que la señal capturada en el flanco ascendente del reloj por el latch maestro, ahora bloqueado, pase a través del latch esclavo . Cuando la señal de reloj vuelve a nivel bajo (de 1 a 0), la salida del latch esclavo se bloquea y el valor visto en el último flanco ascendente del reloj se mantiene mientras el latch maestro comienza a aceptar nuevos valores en preparación para el siguiente flanco ascendente del reloj.

Al eliminar el inversor situado más a la izquierda del circuito, se crea un flip-flop tipo D que captura la entrada D en el flanco descendente de la señal de reloj. Su tabla de verdad es la siguiente:

Los biestables que leen un nuevo valor en el flanco ascendente y descendente del reloj se denominan biestables activados por doble flanco. Este tipo de biestable se puede construir utilizando dos biestables tipo D activados por un solo flanco y un multiplexor, o bien utilizando dos biestables tipo D activados por un solo flanco y tres puertas XOR.

Se puede crear una alternativa funcional eficiente al flip-flop D mediante circuitos dinámicos (donde la información se almacena en una capacitancia), siempre que se activen con la frecuencia de reloj suficiente. Si bien no es un flip-flop propiamente dicho, se le denomina así por su función. Mientras que el elemento D maestro-esclavo se activa con el flanco de un reloj, sus componentes se activan individualmente con los niveles de reloj. El flip-flop D activado por flanco , como se le llama aunque no sea un flip-flop propiamente dicho, no posee las propiedades de maestro-esclavo.

Los flip-flops D activados por flanco se implementan frecuentemente en operaciones integradas de alta velocidad mediante lógica dinámica . Esto significa que la salida digital se almacena en la capacitancia parásita del dispositivo mientras este no está en transición. Este diseño facilita el reinicio mediante la simple descarga de uno o más nodos internos. Una variante común de flip-flop dinámico es el tipo de reloj monofásico verdadero (TSPC), que realiza la operación de flip-flop con bajo consumo de energía y a altas velocidades. Sin embargo, los flip-flops dinámicos generalmente no funcionan a velocidades de reloj estáticas o bajas: con el tiempo suficiente, las fugas de corriente pueden descargar la capacitancia parásita lo suficiente como para provocar que el flip-flop entre en estados inválidos.