Hispanopedia WikiUn serializador/deserializador ( SerDes ) es un par de bloques funcionales comúnmente utilizados en comunicaciones de alta velocidad para compensar la limitación de entrada/salida. Estos bloques convierten datos entre interfaces seriales y paralelas en ambas direcciones. El término "SerDes" se refiere genéricamente a las interfaces utilizadas en diversas tecnologías y aplicaciones. El uso principal de un SerDes es proporcionar transmisión de datos a través de una sola línea o un par diferencial para minimizar el número de pines de E/S e interconexiones.
Función genérica
La función básica de SerDes se compone de dos bloques funcionales: el bloque paralelo de entrada serie de salida (PISO) ( también conocido como convertidor paralelo a serie) y el bloque serie de entrada paralela de salida (SIPO) (también conocido como convertidor serie a paralelo). Existen cuatro arquitecturas diferentes de SerDes: (1) SerDes de reloj paralelo, (2) SerDes de reloj integrado, (3) SerDes de 8 bits/10 bits y (4) SerDes con entrelazado de bits.
El bloque PISO (entrada paralela, salida serie) suele tener una entrada de reloj paralela, un conjunto de líneas de entrada de datos y registros de entrada de datos. Puede utilizar un bucle de enganche de fase (PLL) interno o externo para multiplicar la señal de reloj paralela entrante hasta la frecuencia serie. La forma más simple del PISO tiene un único registro de desplazamiento que recibe los datos paralelos una vez por ciclo de reloj paralelo y los envía a la frecuencia de reloj serie, que es mayor. Las implementaciones también pueden utilizar un registro con doble búfer para evitar la metaestabilidad al transferir datos entre dominios de reloj.
El bloque SIPO (entrada serie, salida paralela) suele tener una salida de reloj de recepción, un conjunto de líneas de salida de datos y registros de datos de salida. El reloj de recepción puede haberse recuperado de los datos mediante la técnica de recuperación de reloj serie . Sin embargo, los SerDes que no transmiten un reloj utilizan un reloj de referencia para sincronizar el PLL con la frecuencia de transmisión correcta, evitando así las frecuencias armónicas bajas presentes en el flujo de datos . El bloque SIPO divide entonces el reloj de entrada a la velocidad paralela. Las implementaciones suelen tener dos registros conectados como un doble búfer. Un registro se utiliza para sincronizar el flujo serie y el otro para almacenar los datos del lado paralelo, que es más lento.
Algunos tipos de SerDes incluyen bloques de codificación/decodificación. El propósito de esta codificación/decodificación suele ser establecer límites estadísticos en la tasa de transiciones de la señal para facilitar la recuperación del reloj en el receptor, proporcionar tramas y proporcionar equilibrio de CC .
Sincronización de la fuente
El SerDes de reloj paralelo se utiliza normalmente para serializar una entrada de bus paralelo junto con señales de dirección y control de datos. El flujo serializado se envía junto con un reloj de referencia. La tolerancia a la fluctuación del reloj en el serializador es de 5 a 10 ps rms.
Reloj integrado
Un SerDes con reloj integrado serializa los datos y el reloj en un único flujo. Primero se transmite un ciclo de señal de reloj, seguido del flujo de bits de datos; esto crea un flanco ascendente periódico al inicio del flujo de bits de datos. Dado que el reloj está integrado explícitamente y se puede recuperar del flujo de bits, la tolerancia a la fluctuación del reloj del serializador (transmisor) se reduce a 80-120 ps rms, mientras que la disparidad del reloj de referencia en el deserializador puede ser de ±50 000 ppm (es decir, 5 %).
Codificación de datos
El SerDes 8b/10b asigna cada byte de datos a un código de 10 bits antes de serializar los datos. El deserializador utiliza el reloj de referencia para monitorizar el reloj recuperado del flujo de bits. Dado que la información del reloj se sintetiza en el flujo de bits de datos, en lugar de incrustarla explícitamente, la tolerancia a la fluctuación del reloj del serializador (transmisor) es de 5 a 10 ps rms y la disparidad del reloj de referencia en el deserializador es de ±100 ppm.
Un esquema de codificación común en SerDes es la codificación 8b/10b . Esta admite balance de CC, proporciona tramado y garantiza transiciones frecuentes, lo que permite al receptor extraer el reloj integrado. Los códigos de control permiten el tramado, generalmente al inicio de un paquete. Las interfaces paralelas típicas de SerDes 8b/10b cuentan con una línea de reloj, una línea de control y ocho líneas de datos.
Dichos bloques de serializador más codificador de 8 bits/10 bits, y de deserializador más decodificador, están definidos en la especificación Gigabit Ethernet .
Otro esquema de codificación común utilizado con SerDes es la codificación 64b/66b . Este esquema proporciona un balance de CC estadístico y transiciones mediante el uso de un codificador. La trama se entrega mediante las transiciones deterministas de los bits de trama añadidos.
Dichos bloques de serializador más codificador de 64b/66b y deserializador más decodificador están definidos en la especificación Ethernet de 10 Gigabit . El lado de transmisión comprende un codificador de 64b/66b, un codificador de señales y un convertidor que transforma la señal de 66b en una interfaz de 16 bits. Posteriormente, otro serializador convierte esta interfaz de 16 bits en una señal completamente serial.
SerDes entrelazado de bits
El SerDes con entrelazado de bits multiplexa varias secuencias de datos en serie más lentas en secuencias en serie más rápidas, y el receptor demultiplexa las secuencias de bits más rápidas para convertirlas de nuevo en secuencias más lentas.
Estandarización de SerDes
El Optical Internetworking Forum (OIF) ha publicado los Acuerdos de Interoperabilidad (IA) de E/S Eléctricas Comunes (CEI), que definen seis generaciones de la interfaz eléctrica de SerDes a 3,125, 6, 10, 28, 56 y 112 Gb/s. El OIF ha anunciado nuevos proyectos a 224 Gb/s. Asimismo, el OIF publicó tres generaciones anteriores de interfaces eléctricas. Estos IA han sido adoptados, adaptados o han influido en las interfaces eléctricas de alta velocidad definidas por IEEE 802.3 , Infiniband , RapidIO , Fibre Channel y muchas otras.
Véase también
- Registro de desplazamiento : se utiliza para crear un SerDes.
- Subcapa de codificación física
- Lista de protocolos comunes de 8b/10b que utilizan SerDes codificados en 8b/10b
- Interfaz de enmarcado SerDes
- Transceptor multigigabit
Referencias
- Arquitectura SerDes por Dave Lewis, National Semiconductor Corporation
- Especificación Ethernet que incluye SerDes combinado con codificación/decodificación 8B/10B para GE y codificación/decodificación 64B/66B para 10GE.
Enlaces externos
- Informes de aplicaciones de TI SerDes
- Interfaz eléctrica común (CEI) 3.1 de OIF
- electrónica digital