SPARC T5

SPARC T5 es el microprocesador multinúcleo de quinta generación de la familia SPARC T de Oracle . ^{[ 1 ]} Se presentó por primera vez en Hot Chips 24 en agosto de 2012, ^{[ 2 ]} y se introdujo oficialmente con los servidores Oracle SPARC T5 en marzo de 2013. ^{[ 3 ]} El procesador está diseñado para ofrecer un alto rendimiento multihilo (16 núcleos por chip, con 8 hilos por núcleo), así como un alto rendimiento de un solo hilo desde el mismo chip. ^{[ 4 ]}

El procesador utiliza el mismo diseño de núcleo SPARC S3 que su predecesor, el procesador SPARC T4 , pero está implementado en un  proceso de 28 nm y funciona a 3,6  GHz. ^{[ 5 ]} El núcleo S3 es un núcleo de doble emisión que utiliza subprocesos dinámicos y ejecución fuera de orden , ^{[ 6 ]} incorpora una unidad de punto flotante y una unidad criptográfica dedicada por núcleo. ^{[ 7 ]}

El procesador SPARC versión 9 de 64 bits tiene 16 núcleos que admiten hasta 128 subprocesos por procesador y se puede escalar hasta 1024 subprocesos en un sistema de 8 sockets . ^{[ 4 ]} Otros cambios incluyen la compatibilidad con PCIe versión 3.0 y un nuevo protocolo de coherencia de caché. ^{[ 5 ]}

Este gráfico muestra algunas diferencias entre los chips procesadores T5 y T4.

El SPARC T5 también introduce una nueva función de administración de energía que consta de soporte de hardware en el procesador y software que permite al administrador del sistema utilizarla. Los usuarios seleccionan la política sobre cómo el sistema responde a eventos de sobretemperatura y sobrecorriente. La política de escalado dinámico de voltaje y frecuencia (también conocida como DVFS) se puede configurar para mantener la frecuencia máxima o para encontrar un equilibrio entre rendimiento y consumo de energía. ^{[ 5 ]}

El procesador SPARC T5 se utiliza en los servidores SPARC T5-2, T5-4 y T5-8 de Oracle, tanto de gama básica como intermedia . Todos los servidores utilizan la misma frecuencia de procesador, número de núcleos por chip y configuración de caché. ^{[ 12 ]}

El procesador T5 incluye una red de interconexión que conecta los 16 núcleos con las cachés L2 a la caché L3 compartida. La coherencia de la caché multiprocesador se mantiene mediante un protocolo basado en directorios . ^{[ 5 ]} El diseño se escala hasta ocho zócalos sin silicio adicional ( sin pegamento ). El protocolo basado en snooping utilizado en los sistemas SPARC T4 se reemplazó para reducir la latencia de la memoria y el consumo de ancho de banda de coherencia. ^{[ 5 ] [ 13 ]}