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HAL SPARC64

SPARC64 es un microprocesador desarrollado por HAL Computer Systems y fabricado por Fujitsu . Implementa la arquitectura del conjunto de instrucciones (ISA) SPARC V9 , siendo el...

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SPARC64 es un microprocesador desarrollado por HAL Computer Systems y fabricado por Fujitsu . Implementa la arquitectura del conjunto de instrucciones (ISA) SPARC V9 , siendo el primer microprocesador en hacerlo. SPARC64 fue el primer microprocesador de HAL y el primero de la marca SPARC64. Opera a 101 y 118 MHz. El SPARC64 fue utilizado exclusivamente por Fujitsu en sus sistemas; los primeros sistemas, las estaciones de trabajo Fujitsu HALstation Modelo 330 y Modelo 350, se anunciaron formalmente en septiembre de 1995 y se introdujeron en octubre de 1995, con dos años de retraso. [ 1 ] Fue sucedido por el SPARC64 II (anteriormente conocido como SPARC64+) en 1996. 

Descripción

El SPARC64 es un microprocesador superescalar que emite cuatro instrucciones por ciclo y las ejecuta fuera de orden . Su diseño es multichip y consta de siete chips: un chip de CPU, un chip de MMU, cuatro chips de caché y un chip de reloj.

chip de CPU

El chip de la CPU contiene la mayor parte de la lógica, todas las unidades de ejecución y una caché de instrucciones de nivel 0 (L0). Las unidades de ejecución constan de dos unidades de enteros, unidades de direcciones, unidades de punto flotante (FPU) y unidades de memoria. El hardware de la FPU consta de una unidad de multiplicación y suma fusionada (FMA) y una unidad de división. Pero las instrucciones FMA están realmente fusionadas (es decir, con un solo redondeo) solo a partir de SPARC64 VI . [ 2 ] La unidad FMA está segmentada y tiene una latencia de cuatro ciclos y un rendimiento de un ciclo. La unidad de división no está segmentada y tiene latencias significativamente más largas. La caché de instrucciones L0 tiene una capacidad de 4  KB, es de mapeo directo y tiene una latencia de un ciclo.

El chip de la CPU está conectado a los chips de caché y MMU mediante diez buses de 64 bits. Cuatro buses de direcciones, que transportan direcciones virtuales, se conectan a cada chip de caché. Dos buses de datos escriben datos desde el banco de registros a los dos chips de caché que implementan la caché de datos. Cuatro buses, uno desde cada chip de caché, envían datos o instrucciones a la CPU.

El chip de la CPU contenía 2,7 millones de transistores, tenía unas dimensiones de 17,53 mm  por 16,92  mm para un área de 297  mm² y tenía 817 contactos de señal y 1.695 contactos de alimentación.

MMU muere

El chip MMU contiene la unidad de gestión de memoria , el controlador de caché y las interfaces externas. El SPARC64 tiene interfaces separadas para memoria y entrada/salida (E/S). El bus utilizado para acceder a la memoria tiene un ancho de 128 bits. La interfaz del sistema es el bus HAL I/O (HIO), un bus asíncrono de 64 bits. El chip MMU tiene un área de 163  mm² .

La caché falla

Cuatro chips implementan las cachés de instrucciones y datos de nivel 1 (L1), cada una con dos chips. Ambas cachés tienen una capacidad de 128  KB. La latencia de ambas cachés es de tres ciclos y son asociativas de cuatro vías. La caché de datos está protegida por código de corrección de errores (ECC) y paridad. Utiliza un tamaño de línea de 128 bytes. Cada chip CACHE implementa 64  KB de la caché y una parte de las etiquetas de caché.

El chip de caché contiene 4,3 millones de transistores, tiene unas dimensiones de 14,0  mm x 10,11  mm y un área de chip de 142  mm² . Tiene 1.854 puntos de soldadura, de los cuales 446 son señales y 1.408 son alimentación.

Físico

El SPARC64 constaba de 21,9 millones de transistores. Fue fabricado por Fujitsu mediante el proceso CS-55, un proceso CMOS ( semiconductor complementario de óxido metálico  ) de cuatro capas y 0,40 μm de espesor . Los siete chips están encapsulados en un módulo multichip cerámico rectangular (MCM), conectado a la parte inferior del MCM mediante puntos de soldadura. El MCM cuenta con 565 pines, de los cuales 286 son de señal y 218 de alimentación, organizados en una matriz de pines (PGA). El MCM dispone de buses anchos que conectan los siete chips.

SPARC64 II

El SPARC64 II (SPARC64+) fue una evolución del SPARC64. Se trata de un microprocesador SPARC64 de segunda generación que operaba a 141 y 161  MHz. Fujitsu lo utilizó en sus estaciones de trabajo HALstation Modelo 375 (141  MHz) y Modelo 385 (161  MHz), lanzadas en noviembre y diciembre de 1996, respectivamente. El SPARC64 II fue sucedido por el SPARC64 III en 1998.

El SPARC64 II tiene un rendimiento superior debido a las frecuencias de reloj más altas posibilitadas por los nuevos ajustes de proceso y circuito; y un mayor número de instrucciones por ciclo (IPC) debido a las siguientes mejoras de microarquitectura:

  • La capacidad de la caché de instrucciones de nivel 0 (L0) se duplicó a 8  KB.
  • El número de registros físicos se incrementó de 116 a 128 y el número de archivos de registro de cuatro a cinco.
  • El número de entradas en la tabla de historial de sucursales se duplicó hasta alcanzar las 2.048.

Fue fabricado por Fujitsu en su proceso CS-60, un  proceso CMOS de metal de cinco capas de 0,35 μm. [ 3 ] El nuevo proceso redujo el área de los chips, con el chip de la CPU midiendo 202  mm 2 , el chip de la MMU 103  mm 2 y el chip de la CACHE 84  mm 2 . [ 3 ]

SPARC64 GP

El SPARC64 GP es una serie de microprocesadores relacionados desarrollados por HAL y Fujitsu utilizados en los servidores Fujitsu GP7000F y PrimePower . El primer SPARC64 GP fue un desarrollo posterior del SPARC64 II. [ 4 ] Fue un microprocesador SPARC64 de tercera generación y se conocía como SPARC64 III antes de su introducción. El SPARC64 GP operaba a frecuencias de reloj de 225, 250 y 275  MHz . Fue el primer microprocesador de HAL en admitir multiprocesamiento . [ 4 ] Los principales competidores fueron el HP PA-8500 , el IBM POWER3 y el Sun UltraSPARC II . El SPARC64 GP se grabó en julio de 1997. [ 4 ] Fue anunciado el 11 de abril de 1998, con  versiones de 225 y 250 MHz introducidas en diciembre de 1998. Una  versión de 275 MHz fue introducida en marzo de 1999.

Se trataba de una implementación de un solo chip del SPARC64 II que integraba, con modificaciones, el chip de la CPU y dos de los cuatro chips de caché. Se realizaron numerosas modificaciones y mejoras en la microarquitectura, como la sustitución de la MMU y una nueva interfaz del sistema que utilizaba la arquitectura Ultra Port . [ 4 ]

Se mejoró la predicción de bifurcaciones , se añadió una etapa de pipeline adicional para optimizar las frecuencias de reloj y se incorporó una segunda FPU capaz de ejecutar instrucciones de suma y resta. Se añadió una FPU de menor funcionalidad en lugar de una copia de la primera para ahorrar espacio en el chip; la segunda FPU tiene la mitad del tamaño de la primera. Presenta una latencia de tres ciclos para todas las instrucciones. La compleja unidad de gestión de memoria (MMU) del SPARC64 II se sustituyó por una más sencilla compatible con el sistema operativo Solaris . Anteriormente, los sistemas SPARC64 ejecutaban SPARC64/OS, una versión derivada de Solaris desarrollada por HAL que soportaba el SPARC64.

La capacidad de las cachés L1 se redujo a la mitad,  de 128  KB a 64 KB, para disminuir el área del chip (razón por la cual solo se integraron dos de los cuatro chips CACHE del SPARC64 II). La pérdida de rendimiento resultante se compensó con la incorporación de una caché L2 externa de gran capacidad, de 1 a 16  MB. El acceso a la caché L2 se realiza mediante un bus de datos dedicado de 128 bits que opera a la misma frecuencia o a la mitad de la frecuencia del microprocesador. La caché L2 es inclusiva, es decir, constituye un superconjunto de las cachés L1. Tanto la caché L1 como la L2 tienen sus datos protegidos por ECC y sus etiquetas por paridad.

La interfaz de sistema propietaria del SPARC64 II fue reemplazada por una compatible con la arquitectura Ultra Port . Esto permitió que el SPARC64 III utilizara conjuntos de chips de Sun Microelectronics. El bus del sistema opera a la mitad, un tercio, un cuarto o un quinto de la frecuencia del microprocesador, hasta un máximo de 150  MHz. [ 4 ]

Contenía 17,6 millones de transistores, de los cuales 6 millones eran para lógica y 11,6 millones estaban contenidos en las cachés y TLB. El chip tiene un área de 210  mm² . Fue fabricado por Fujitsu en su proceso CS-70, un  proceso CMOS de cinco capas metálicas de 0,24 μm. [ 4 ] Está empaquetado en un paquete de matriz de cuadrícula de tierra (LGA) flip-chip de 957 almohadillas con dimensiones de 42,5  mm x 42,5  mm. De las 957 almohadillas, 552 son para señales y 405 para alimentación y tierra.

El voltaje interno es de 2,5 V y el voltaje de E/S es de 3,3 V. El consumo máximo de energía es de 60 W a 275  MHz. Las señales de la arquitectura Ultra Port (UPA) son compatibles con los niveles de lógica de transistor-transistor de bajo voltaje (LVTTL) de 3,3 V, con la excepción de las señales de reloj diferenciales, que son compatibles con los niveles de lógica de pseudoemisor acoplado (PECL) de 3,3 V.

Versiones posteriores

Los SPARC64 GP de segunda y tercera generación son microprocesadores SPARC64 de cuarta generación. El segundo SPARC64 GP fue un desarrollo posterior del primero y operaba a 400 a 563  MHz. Las primeras versiones, que operaban a 400 y 450  MHz, se presentaron el 1 de agosto de 2000. Tenía cachés L1 de instrucciones y datos más grandes, duplicando su capacidad a 128  KB cada una; mejor predicción de bifurcaciones como resultado de una BHT más grande que consta de 16.384 entradas; soporte para el conjunto de instrucciones visuales (VIS); y una caché L2 construida a partir de SRAM de doble velocidad de datos (DDR). Contenía 30 millones de transistores y fue fabricado por Fujitsu en su proceso CS80, un  proceso CMOS de 0,18 μm con seis niveles de interconexión de cobre . Utilizaba una fuente de alimentación interna de 1,8 V y una fuente de alimentación de 2,5 o 3,3 V para E/S. Se presentó encapsulado en una matriz de rejilla de bolas (BGA) de 1206 contactos que medía 37,5  mm x 37,5  mm. De los 1206 contactos, 552 son señales y 405 son alimentación o tierra.

El tercer SPARC64 GP era idéntico al segundo en términos de microarquitectura. Operaba a 600 a 810  MHz. Las primeras versiones se introdujeron en 2001. Las versiones de 700, 788 y 810  MHz se introdujeron el 17 de julio de 2002. [ 5 ] Fue fabricado por Fujitsu en su  proceso CS85 de 0,15 μm con seis niveles de interconexión de cobre. Utilizaba una fuente de alimentación interna de 1,5 V y una fuente de alimentación de 1,8 o 2,5 V para E/S.

Véase también

  • SPARC64 V (este artículo también cubre los modelos SPARC64 V+, VI, VII, VII+, VIIIfx, IXfx, X, X+ y XIfx)

Notas

  1. ↑ "HAL finalmente llega al mercado con la línea HALstation de 64 bits"
  2. ↑ "Extensiones SPARC64 VI", página 56, Fujitsu Limited, Versión 1.3, 27 de marzo de 2007
  3. 1 2 Descripción general del producto SPARC II
  4. 1 2 3 4 5 6 Canción, "HAL Packs SPARC64; en un solo chip" .
  5. ↑ Los servidores PRIMEPOWER de Fujitsu reciben otra gran mejora de rendimiento.

Referencias

  • Computergram International (11 de marzo de 1994). [ "HAL obtiene el primer silicio SPARC de 64 bits de Fujitsu"]. Computer Business Review .
  • Computergram (19 de septiembre de 1995). [ "HAL finalmente llega al mercado con la línea HALstation de 64 bits"]. Computer Business Review .
  • Fujitsu Limited (17 de julio de 2002). Los servidores PRIMEPOWER de Fujitsu obtienen otra gran mejora de rendimiento . ( Comunicado de prensa ).
  • Fujitsu Limited (17 de julio de 2002). Resumen técnico del SPARC64 GP 400-810  MHz .
  • Sistemas informáticos HAL . SPARC64 .
  • HAL Computer Systems (14-15 de agosto de 1995). SPARC64+: Procesador SPARC de 64 bits de segunda generación de HAL . Hot Chips VII.
  • HAL Computer Systems (29 de abril de 1999). Descripción general del producto SPARC64 I.
  • HAL Computer Systems (29 de abril de 1999). Descripción general del producto SPARC64 II .
  • HAL Computer Systems (29 de abril de 1999). Descripción general del producto SPARC64 III .
  • Gwennap, Linley (6 de marzo de 1995). "HAL revela el procesador SPARC multichip". Microprocessor Report .
  • Song, Peter (8 de diciembre de 1997). "HAL integra SPARC64 en un solo chip". Microprocessor Report .