Hispanopedia WikiLa variación del proceso es la variación natural en los atributos de los transistores (longitud, anchura, espesor del óxido) durante la fabricación de circuitos integrados . La magnitud de esta variación se acentúa especialmente en nodos de proceso más pequeños (<65 nm), ya que representa un porcentaje mayor de la longitud o anchura total del dispositivo y a medida que el tamaño de las características se aproxima a dimensiones fundamentales como el tamaño de los átomos y la longitud de onda de la luz utilizable para la creación de máscaras de litografía.
La variación del proceso provoca una varianza medible y predecible en el rendimiento de salida de todos los circuitos, pero especialmente de los circuitos analógicos , debido a la falta de coincidencia. [ 1 ] Si la varianza provoca que el rendimiento medido o simulado de una métrica de salida particular (ancho de banda, ganancia, tiempo de subida , etc.) caiga por debajo o por encima de la especificación para el circuito o dispositivo en particular, reduce el rendimiento general para ese conjunto de dispositivos.
Historia
La primera mención de la variación en semiconductores fue realizada por William Shockley , coinventor del transistor, en su análisis de la ruptura de la unión de 1961. [ 2 ]
Schemmert y Zimmer realizaron un análisis de variación sistemática en 1974 con su artículo sobre la sensibilidad del voltaje umbral. [ 3 ] Esta investigación examinó el efecto que el espesor del óxido y la energía de implantación tenían sobre el voltaje umbral de los dispositivos MOS .
Las fuentes de variación incluyen:
- espesor del óxido de puerta ,
- fluctuaciones aleatorias de dopantes y
- Geometría y litografía de dispositivos en la región nanométrica.
Caracterización
Las fundiciones de semiconductores realizan análisis sobre la variabilidad de los atributos de los transistores (longitud, anchura, espesor del óxido, etc.) para cada nuevo nodo de proceso. Estas mediciones se registran y se proporcionan a clientes como las empresas de semiconductores sin fábrica propia. Este conjunto de archivos se conoce generalmente como "archivos modelo" en la industria y las herramientas EDA los utilizan para la simulación de diseños.
FEOL
Por lo general, los modelos de proceso (por ejemplo, HSPICE ) incluyen condiciones de borde de proceso basadas en las condiciones de borde de línea . Estas suelen estar centradas en un punto típico o nominal y también contienen bordes rápidos y lentos , a menudo separados en bordes de tipo N y tipo P, que afectan a los dispositivos activos no lineales N+/P+ de diferentes maneras. Algunos ejemplos son TT para transistores N+ y P+ nominales, FF para transistores N+ y P+ rápidos, FS para transistores N+ rápidos y P+ lentos, etc.
BEOL
Al modelar el cableado parásito, a menudo se proporciona un conjunto ortogonal de esquinas de proceso con el conjunto de extracción de parásitos. (Ejemplo: conjunto de extracción STAR-RC). Estas esquinas generalmente se enumeran como Típico/Nominal para el valor objetivo y esquinas Cbest/Cworst para las variaciones en: espesor del conductor, ancho del conductor y espesor del óxido del conductor que resultan en la capacitancia mínima/máxima en el cableado. A menudo se proporciona una esquina adicional llamada RCbest y RCworst que selecciona los parámetros del conductor que resultan en la resistencia de cableado óptima (mínima) y peor (máxima) para espesor y ancho, y luego agrega el espesor del óxido que agrega la capacitancia óptima (mínima) y peor (máxima) debido al espesor del óxido, ya que este valor no está directamente correlacionado con la resistencia del cableado.
Soluciones alternativas
Análisis estadístico
Los diseñadores que utilizan este método realizan desde decenas hasta miles de simulaciones para analizar cómo se comportarán las salidas del circuito según la variabilidad medida de los transistores para ese proceso en particular. Los criterios de medición para los transistores se registran en archivos de modelo que se entregan a los diseñadores para que simulen sus circuitos antes de la simulación.
El enfoque más básico utilizado por los diseñadores consiste en aumentar el tamaño de los dispositivos que son sensibles a las discrepancias.
Optimización topológica
Esto se utiliza para reducir la variación debida al pulido, etc. [ 4 ]
Técnicas de patronaje
Para reducir la rugosidad de los bordes de las líneas, se utilizan técnicas avanzadas de litografía .
Véase también
Referencias
- ↑ Patrick Drennan, " Comprensión de la discrepancia de MOSFET para el diseño analógico " , IEEE Journal of Solid-State Circuits, vol. 38, n.º 3 , marzo de 2003
- ↑ W. Shockley, “ Problemas relacionados con las uniones pn en silicio ”. Solid-State Electronics, Volumen 2 , enero de 1961, pp. 35–67.
- ↑ W. Schemmert, G. Zimmer, " Sensibilidad del voltaje umbral de los transistores de efecto túnel implantados con iones debido a variaciones en el proceso ". Electronics Letters, Volumen 10, Número 9 , 2 de mayo de 1974, págs. 151-152
- ↑ "Gestión de la variación del proceso en la tecnología CMOS de 45 nm de Intel." Intel Technology Journal, Volumen 12, Número 2, 17 de junio de 2008 http://www.intel.com/technology/itj/2008/v12i2/3-managing/1-abstract.htm
Enlaces externos
- Variaciones en los procesos CMOS: ¿son inevitables o un síntoma de inmadurez?
- Variaciones del proceso: una hipótesis del punto crítico de operación
- Fabricación de dispositivos semiconductores