Articulo de referencia

Longitud multicanal

La longitud multicanal es una técnica para reducir las fugas de potencia tanto en modo activo como en modo inactivo en la tecnología CMOS ( MOSFET ). Otras técnicas para reducir...

La longitud multicanal es una técnica para reducir las fugas de potencia tanto en modo activo como en modo inactivo en la tecnología CMOS ( MOSFET ). Otras técnicas para reducir las fugas, como el control de potencia y la retención de SRAM , tienen como objetivo reducir la potencia de fuga cuando el dispositivo, o partes del mismo, no están en funcionamiento.

Los dispositivos con canales cortos ofrecen un rendimiento superior a los dispositivos con canales más largos, pero estos últimos reducen significativamente la corriente de fuga subumbral . En esta generación de la herramienta de administración de energía, se utilizaron dos longitudes de canal, resumidas en la tabla siguiente, para evaluar el equilibrio entre velocidad y fuga.

Las rutas críticas en cuanto a temporización se construyen con celdas de canal corto, pero para rutas no críticas, se pueden usar celdas de canal más largo para sacrificar velocidad a cambio de una menor fuga. La síntesis con múltiples longitudes de canal logra una reducción de fuga de hasta un 30 %. Otro uso de los transistores de canal largo es para lógica siempre activa y para celdas especiales de administración de energía (celdas de aislamiento, búferes siempre activos, etc.) donde la velocidad no es crítica.

Referencias

  1. Rusu, S.; Tam, S.; Muljono, H.; Ayers, D.; Chang, J.; Cherkauer, B.; Stinson, J.; Benoit, J.; Varada, R.; Leung, J.; Limaye, RD; Vora, S.; "Un procesador Xeon multihilo de doble núcleo de 65 nm con caché L3 de 16 MB", Solid-State Circuits, IEEE Journal of, vol. 42, n.º 1, págs.  17-25, enero de 2007,
  2. Gammie, G.; Wang, A.; Mair, H.; Lagerquist, R.; Minh Chau; Royannez, P.; Gururajarao, S.; Uming Ko; "Tecnologías de gestión de potencia y rendimiento SmartReflex para procesadores de aplicaciones móviles de 90 nm, 65 nm y 45 nm", Actas del IEEE, vol. 98, n.º 2, págs.  144-159, febrero de 2010
  3. Gestión de energía y ventajas de las FPGA de 40 nm. Altera Ic. Diciembre de 2008, versión 1.2.