divisor de memoria

Un divisor de memoria es una relación que se utiliza para determinar la frecuencia de reloj de la memoria de la computadora en función de la frecuencia del bus frontal (FSB), si el sistema de memoria depende de la velocidad de reloj del FSB. Junto con los tiempos de latencia de la memoria , los divisores de memoria se utilizan ampliamente en el overclocking de subsistemas de memoria para encontrar estados de memoria estables y funcionales a frecuencias de FSB más altas. La relación entre la DRAM y el FSB se conoce comúnmente como "relación DRAM:FSB".

Los divisores de memoria solo son aplicables a los chipsets cuya velocidad de memoria depende de la velocidad del FSB. Algunos chipsets, como el nVidia 680i, cuentan con carriles de memoria y FSB independientes, lo que provoca que la frecuencia de la memoria y la del FSB sean asíncronas y, por lo tanto, no se utilicen divisores de memoria. En estos chipsets, la configuración de la velocidad de la memoria y el overclocking son cuestiones distintas que no requieren divisores de memoria. Este artículo se aplica únicamente a los chipsets cuya frecuencia de memoria depende de la del FSB.

Los divisores de memoria permiten que la memoria del sistema funcione a una velocidad inferior o superior a la velocidad real del FSB (Front Side Bus). Idealmente, el FSB y la memoria del sistema deberían funcionar a la misma velocidad de reloj, ya que el FSB conecta la memoria del sistema a la CPU; sin embargo, en ocasiones se desea que funcionen a velocidades de reloj diferentes. Es posible que el FSB y la memoria funcionen a velocidades de reloj distintas, dentro de ciertos límites de la placa base y el chipset correspondiente . Por lo tanto, existen configuraciones denominadas divisores de memoria o ajustes FSB/DRAM, que se expresan en una "relación" y controlan la diferencia entre la velocidad de reloj de la memoria y la velocidad del FSB.

Las placas base de gama básica generalmente no ofrecen la posibilidad de modificar los divisores de memoria, ya que estos son gestionados por el controlador de memoria (si el chipset los admite). Las placas base de gama alta, diseñadas para overclocking, sí permiten modificar los divisores de memoria (si el chipset los admite). Sin embargo, en ciertos chipsets no se utilizan divisores de memoria, puesto que en esos sistemas la velocidad de la memoria es independiente de la velocidad del bus frontal (FSB).

Generalmente, el divisor de memoria multiplicado por la frecuencia del bus frontal proporciona la frecuencia del bus de E/S de la memoria. Esta frecuencia determina la frecuencia de funcionamiento final o la velocidad de reloj efectiva del sistema de memoria, según el tipo de DRAM (DDR, DDR2 y DDR3 SDRAM).

Por defecto, la velocidad del FSB y la memoria suelen estar configuradas en una proporción de 1:1, lo que significa que aumentar la velocidad del FSB (mediante overclocking) incrementa la velocidad de la memoria en la misma proporción. Normalmente, la memoria del sistema no está diseñada para overclocking y, por lo tanto, puede que no soporte el mismo nivel de overclocking que el procesador o la placa base. El divisor de memoria permite mitigar este problema reduciendo el aumento de velocidad de la memoria en relación con el del FSB y el procesador.

Supongamos que un sistema informático tiene memoria DDR, un divisor de memoria de 1:1, un bus frontal (FSB) que opera a 200  MHz y un multiplicador de CPU de 10x. Entonces, la frecuencia base de la memoria operará a (Divisor de memoria) × (FSB) = 1 × 200 = 200  MHz y la frecuencia efectiva de la memoria será de 400  MHz, ya que se trata de un sistema DDR ("DDR" significa Double Data Rate ; la velocidad efectiva de la memoria es el doble de la velocidad real). La CPU operará a 10 × 200  MHz = 2,0  GHz. Utilizando una frecuencia de bus de E/S de 200  MHz, varios tipos de DRAM operarán de la siguiente manera:

Memoria DDR SDRAM a 400  MHz (DDR-400 o PC-3200) Memoria DDR2 SDRAM a 800  MHz (DDR2-800 o PC2-6400) Memoria DDR3 SDRAM a 1600  MHz (DDR3-1600 o PC3-12800)

Ahora supongamos que aumentamos la frecuencia del bus frontal (FSB) a 250  MHz, de modo que la CPU funcione a 10 × 250  MHz = 2,5  GHz y la memoria a 250  MHz (Divisor de memoria × FSB). Dado que se utiliza memoria RAM DDR-400, la frecuencia efectiva de la memoria (frecuencia real de la memoria) será de 500  MHz. Una memoria SDRAM DDR-400 normal no funcionará a 500  MHz, ya que está diseñada para funcionar a 400  MHz, y el sistema se volverá inestable. Sin embargo, una CPU moderna (con potencial de overclocking) puede funcionar a 2,5  GHz (aunque esté diseñada para funcionar a 2  GHz) sin problemas de estabilidad. Para que la CPU con overclocking funcione a 2,5  GHz o incluso a velocidades superiores (aumentando el FSB), debemos reducir la frecuencia de la memoria para lograr un sistema estable. Si reducimos la relación DRAM:FSB a, por ejemplo, 4:5, la velocidad de reloj de la memoria resultante será (4/5) × 250  MHz = 200  MHz, lo que resulta en una velocidad de reloj efectiva de 400  MHz en DDR-400. Por lo tanto, podemos operar una CPU con overclocking estable a 2,5  GHz desde 2  GHz sin aumentar la velocidad de reloj efectiva de la memoria.

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1. ¿Qué es un divisor de memoria? 2. Conceptos importantes de overclocking