Hispanopedia WikiUn conjunto de procesadores masivamente paralelos , también conocido como conjunto de procesadores multipropósito ( MPPA ), es un tipo de circuito integrado que cuenta con una matriz masivamente paralela de cientos o miles de CPU y memorias RAM . Estos procesadores se transfieren tareas entre sí a través de una interconexión reconfigurable de canales . Al aprovechar un gran número de procesadores que trabajan en paralelo, un chip MPPA puede realizar tareas más exigentes que los chips convencionales. Los MPPA se basan en un modelo de programación paralela de software para el desarrollo de aplicaciones de sistemas embebidos de alto rendimiento .
Arquitectura
MPPA es una arquitectura MIMD (Múltiples Flujos de Instrucciones, Múltiples Datos), con memoria distribuida a la que se accede localmente, no se comparte globalmente. Cada procesador está estrictamente encapsulado, accediendo solo a su propio código y memoria. La comunicación punto a punto entre procesadores se realiza directamente en la interconexión configurable. [ 1 ]
El paralelismo masivo de la MPPA y su arquitectura MIMD de memoria distribuida la distinguen de las arquitecturas multinúcleo y manycore , que tienen menos procesadores y una arquitectura SMP u otra arquitectura de memoria compartida , principalmente destinada a la computación de propósito general. También se distingue de las GPGPU con arquitecturas SIMD , utilizadas para aplicaciones HPC . [ 2 ]
Programación
Una aplicación MPPA se desarrolla expresándola como un diagrama de bloques jerárquico o flujo de trabajo , cuyos objetos básicos se ejecutan en paralelo, cada uno en su propio procesador. Asimismo, los objetos de datos grandes pueden dividirse y distribuirse en memorias locales con acceso paralelo. Los objetos se comunican a través de una estructura paralela de canales dedicados. El objetivo es maximizar el rendimiento agregado minimizando la latencia local, optimizando así el rendimiento y la eficiencia. El modelo de computación de una MPPA es similar a una red de procesos de Kahn o a procesos secuenciales comunicantes (CSP). [ 3 ]
Aplicaciones
Los MPPA se utilizan en sistemas embebidos de alto rendimiento y en la aceleración de hardware de aplicaciones de computadoras de escritorio y servidores , como la compresión de video , [ 4 ] [ 5 ] el procesamiento de imágenes , [ 6 ] imágenes médicas , el procesamiento de redes , la radio definida por software y otras aplicaciones de transmisión de medios de computación intensiva, que de otro modo utilizarían chips FPGA , DSP y/o ASIC .
Ejemplos
Entre los MPPA desarrollados en empresas se incluyen los diseñados en: Ambric , PicoChip , Intel , [ 7 ] IntellaSys , GreenArrays , ASOCS , Tilera , Kalray , Coherent Logix , Tabula y Adapteva . El Aspex (Ericsson) Linedancer se diferencia en que era un Massive Wide SIMD Array en lugar de un MPPA. Estrictamente hablando, podría calificarse como procesamiento asociativo debido a que cada uno de los 4096 de los 3000 núcleos de puerta tiene su propia memoria direccionable por contenido. [ 8 ] [ 9 ] [ 10 ]
Los MPPA fabricados desarrollados en universidades incluyen: matrices asíncronas de procesadores simples (AsAP) de 36 núcleos [ 11 ] y 167 núcleos [ 12 ] de la Universidad de California, Davis , RAW de 16 núcleos [ 13 ] del MIT y matrices de 16 núcleos [ 14 ] y 24 núcleos [ 15 ] de la Universidad de Fudan .
El proyecto chino Sunway desarrolló su propio chip multinúcleo SW26010 de 260 núcleos para la supercomputadora TaihuLight , que fue, desde junio de 2016 hasta junio de 2018, la supercomputadora más rápida del mundo. [ 16 ] [ 17 ]
Los procesadores Anton 3, diseñados por DE Shaw Research para simulaciones de dinámica molecular , contienen matrices de 576 procesadores dispuestos en una cuadrícula de 12×24 pares de núcleos; una red enrutada conecta estos bloques entre sí y se extiende fuera del chip a otros nodos en un sistema completo. [ 18 ] [ 19 ]
Véase también
Referencias
- ↑ Mike Butts (septiembre-octubre de 2007). "Sincronización mediante comunicación en una matriz de procesadores masivamente paralelos". IEEE Micro . 27 (5). IEEE Computer Society : 32. Bibcode : 2007IMicr..27e..32A . doi : 10.1109/MM.2007.4378781 .
- ↑ Mike Butts. "Plataformas multinúcleo y masivamente paralelas y la escalabilidad de la ley de Moore". Actas de la Conferencia de Sistemas Embebidos - Silicon Valley, abril de 2008 .
- ↑ Mike Butts; Brad Budlong; Paul Wasson; Ed White (abril de 2008). Granjas de trabajo reconfigurables en una matriz de procesadores masivamente paralelos . 16.º Simposio Internacional de 2008 sobre máquinas de computación personalizadas programables en campo. IEEE Computer Society . doi : 10.1109/FCCM.2008.6 .
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- ↑ Laurent Bonetto (18 de julio de 2008). "Matrices de procesamiento masivamente paralelo (MPPA) para vídeo e imágenes HD embebidas (Parte 2)" . Video/Imaging DesignLine. EE Times .
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- Procesadores multinúcleo
- Computación paralela
