Esfuerzo lógico

El método del esfuerzo lógico , término acuñado por Ivan Sutherland y Bob Sproull en 1991, es una técnica sencilla que se utiliza para estimar el retardo en un circuito CMOS . Si se utiliza correctamente, puede ayudar a seleccionar las compuertas para una función determinada (incluido el número de etapas necesarias) y a dimensionarlas para lograr el mínimo retardo posible en un circuito.

El retardo se expresa en términos de una unidad de retardo básica, τ = 3RC , el retardo de un inversor que controla a otro idéntico sin ninguna capacitancia adicional añadida por interconexiones u otras cargas; el número adimensional asociado a esto se conoce como retardo normalizado . (Algunos autores prefieren definir la unidad de retardo básica como el factor de ramificación de 4 retardos: el retardo de un inversor que controla 4 inversores idénticos). El retardo absoluto se define entonces simplemente como el producto del retardo normalizado de la puerta, d , y τ :

${\displaystyle d_{abs}=d\cdot \tau }$

En un proceso típico de 600 nm, τ es de aproximadamente 50 ps. Para un proceso de 250 nm, τ es de aproximadamente 20 ps. En  los procesos modernos de 45 nm, el retardo es de aproximadamente 4 a 5 ps.

El retardo normalizado en una puerta lógica se puede expresar como la suma de dos términos principales: retardo parásito normalizado , p (que es un retardo intrínseco de la puerta y se puede encontrar considerando la puerta sin carga), y esfuerzo de etapa , f (que depende de la carga como se describe a continuación). En consecuencia,

${\displaystyle d=f+p}$

El esfuerzo de la etapa se divide en dos componentes: un esfuerzo lógico , g , que es la relación entre la capacitancia de entrada de una puerta lógica dada y la de un inversor capaz de suministrar la misma corriente de salida (y, por lo tanto, es una constante para una clase particular de puerta lógica y puede describirse como una representación de las propiedades intrínsecas de la puerta), y un esfuerzo eléctrico , h , que es la relación entre la capacitancia de entrada de la carga y la de la puerta lógica. Cabe señalar que el "esfuerzo lógico" no tiene en cuenta la carga, por lo que utilizamos el término "esfuerzo eléctrico", que sí la tiene en cuenta. El esfuerzo de la etapa es, entonces, simplemente:

${\displaystyle f=gh}$

La combinación de estas ecuaciones produce una ecuación básica que modela el retardo normalizado a través de una única puerta lógica:

${\displaystyle d=gh+p}$

Los inversores CMOS en la ruta crítica suelen diseñarse con un gamma igual a 2. En otras palabras, el pFET del inversor se diseña con el doble de ancho (y, por lo tanto, el doble de capacitancia) que el nFET del inversor, para obtener aproximadamente la misma resistencia del pFET que la del nFET, y así obtener aproximadamente la misma corriente de subida y de bajada. ^{[ 1 ] [ 2 ]}

Elija tamaños para todos los transistores de manera que la capacidad de salida de la puerta sea igual a la capacidad de salida de un inversor construido con un PMOS de tamaño 2 y un NMOS de tamaño 1.

La señal de salida de una compuerta es igual al mínimo, entre todas las combinaciones posibles de entradas, de la señal de salida de la compuerta para esa entrada.

La señal de salida de una compuerta para una entrada dada es igual a la señal en su nodo de salida.

La señal de control en un nodo es igual a la suma de las señales de control de todos los transistores habilitados cuya fuente o drenador está en contacto con dicho nodo. Un transistor PMOS se habilita cuando su voltaje de puerta es 0. Un transistor NMOS se habilita cuando su voltaje de puerta es 1.

Una vez seleccionados los tamaños, el esfuerzo lógico de la salida de la compuerta es la suma de los anchos de todos los transistores cuya fuente o drenador está en contacto con el nodo de salida. El esfuerzo lógico de cada entrada a la compuerta es la suma de los anchos de todos los transistores cuya compuerta está en contacto con ese nodo de entrada.

El esfuerzo lógico de toda la puerta lógica es la relación entre su esfuerzo lógico de salida y la suma de sus esfuerzos lógicos de entrada.

Una ventaja importante del método del esfuerzo lógico es que se puede extender rápidamente a circuitos compuestos por múltiples etapas. El retardo de ruta normalizado total D se puede expresar en términos de un esfuerzo de ruta general , F , y el retardo parásito de ruta P (que es la suma de los retardos parásitos individuales):

${\displaystyle D=NF^{1/N}+P}$

El esfuerzo de la ruta se expresa en términos del esfuerzo lógico de la ruta G (el producto de los esfuerzos lógicos individuales de las compuertas) y el esfuerzo eléctrico de la ruta H (la relación entre la carga de la ruta y su capacitancia de entrada).

Para caminos donde cada puerta acciona solo una puerta adicional (es decir, la siguiente puerta en el camino),

${\displaystyle F=GH}$

Sin embargo, para los circuitos que se ramifican, es necesario tener en cuenta un esfuerzo de ramificación adicional , b ; este es la relación entre la capacitancia total controlada por la compuerta y la capacitancia en la ruta de interés:

${\displaystyle b={\frac {C_{en ruta}+C_{fuera de ruta}}{C_{en ruta}}}}$

Esto produce un esfuerzo de ramificación de ruta B que es el producto de los esfuerzos de ramificación de etapas individuales; el esfuerzo total de ruta es entonces

${\displaystyle F=GHB}$

Se puede observar que b = 1 para las compuertas que controlan solo una compuerta adicional, lo que fija B = 1 y hace que la fórmula se reduzca a la versión anterior sin ramificaciones.

• Sutherland, Ivan E.; Sproull, Robert F.; Harris, David F. (1999). Esfuerzo lógico: Diseño de circuitos CMOS rápidos . Morgan Kaufmann. ISBN 1-55860-557-6.
• Weste, Neil HE; Harris, David (2011). Diseño VLSI CMOS: Una perspectiva de circuitos y sistemas, 3.ª ed . Pearson/Addison-Wesley. ISBN 978-0-321-54774-3.