Yo 2 C

El diseño de referencia mencionado anteriormente es un bus con líneas de reloj (SCL) y de datos (SDA) con direccionamiento de 7 bits. El bus tiene dos funciones para los nodos: controlador (maestro) o destino (esclavo).

• Nodo controlador (maestro): Nodo que genera el reloj e inicia la comunicación con los objetivos (esclavos).
• Nodo objetivo (esclavo): Nodo que recibe la señal de reloj y responde cuando el controlador (maestro) se dirige a él.

El bus es multicontrolador, lo que significa que puede haber cualquier número de nodos controladores. Además, los roles de controlador y destino pueden cambiar entre mensajes (después de enviar una señal STOP).

Puede haber cuatro modos de funcionamiento potenciales para un dispositivo de bus determinado, aunque la mayoría de los dispositivos solo utilizan una única función y sus dos modos:

• Transmisión del controlador (maestro): El nodo controlador está enviando datos a un destino (esclavo).
• El controlador (maestro) recibe: El nodo controlador está recibiendo datos de un destino (esclavo).
• Transmisión del nodo objetivo (esclavo): El nodo objetivo está enviando datos al controlador (maestro).
• El nodo objetivo (esclavo) recibe datos: El nodo objetivo está recibiendo datos del controlador (maestro).

Además de los bits de datos 0 y 1, el bus I²C ^permite señales especiales de INICIO y PARADA, que actúan como delimitadores de mensajes y son distintas de los bits de datos. (Esto contrasta con los bits de inicio y parada utilizados en la comunicación serie asíncrona , que se distinguen de los bits de datos únicamente por su temporización).

El controlador se encuentra inicialmente en modo de transmisión del controlador enviando un START seguido de la dirección de 7 bits del objetivo con el que desea comunicarse, que finalmente va seguido de un solo bit que representa si desea escribir (0) o leer (1) del objetivo.

Si el dispositivo de destino existe en el bus, responderá con un bit ACK (activo en bajo para confirmar la recepción) para esa dirección. El controlador continúa entonces en modo de transmisión o recepción (según el bit de lectura/escritura que haya enviado), y el dispositivo de destino continúa en modo complementario (recepción o transmisión, respectivamente).

La dirección y los bytes de datos se envían con el bit más significativo primero. La condición de inicio se indica mediante una transición de alto a bajo de SDA con SCL alto; la condición de parada se indica mediante una transición de bajo a alto de SDA con SCL alto. Todas las demás transiciones de SDA se realizan con SCL bajo.

Si el controlador desea escribir en el dispositivo de destino, envía repetidamente un byte, mientras que el dispositivo de destino envía un bit de confirmación (ACK). (En esta situación, el controlador está en modo de transmisión y el dispositivo de destino en modo de recepción).

Si el controlador desea leer datos del dispositivo de destino, recibe repetidamente un byte de este, enviando un bit de confirmación (ACK) después de cada byte, excepto el último. (En esta situación, el controlador está en modo de recepción y el dispositivo de destino en modo de transmisión).

Una transacción ^I²C puede constar de varios mensajes. El controlador finaliza un mensaje con una condición STOP si se trata del final de la transacción, o bien puede enviar otra condición START para mantener el control del bus para otro mensaje (una transacción de "formato combinado").

I²C define ^los tipos básicos de transacciones, cada una de las cuales comienza con un INICIO y termina con un PARADA:

• Mensaje único en el que un controlador (maestro) escribe datos en un destino (esclavo).
• Mensaje único en el que un controlador (maestro) lee datos de un objetivo (esclavo).
• Formato combinado, donde un controlador (maestro) emite al menos dos lecturas o escrituras a uno o más destinos (esclavos).

En una transacción combinada, cada lectura o escritura comienza con una condición START y la dirección de destino. Las condiciones START posteriores a la primera también se denominan bits START repetidos . Los bits START repetidos no van precedidos de condiciones STOP, que es como los destinatarios saben que el siguiente mensaje forma parte de la misma transacción.

Cada dispositivo de destino solo responderá a determinados mensajes, tal como se especifica en su documentación de producto.

^{Los sistemas I²C} puros admiten estructuras de mensajes arbitrarias. SMBus se limita a nueve de estas estructuras, como leer palabra N y escribir palabra N , que involucran un único destino. PMBus extiende SMBus con un protocolo de grupo , lo que permite enviar múltiples transacciones SMBus en un solo mensaje combinado. El STOP final indica cuándo deben surtir efecto estas acciones agrupadas. Por ejemplo, una operación PMBus podría reconfigurar tres fuentes de alimentación (utilizando tres direcciones de destino I²C diferentes ⁾ , y sus nuevas configuraciones entrarían en vigor simultáneamente: al recibir el STOP.

Salvo contadas excepciones, ni I²C ⁿⁱ SMBus definen la semántica de los mensajes, como el significado de los bytes de datos. La semántica de los mensajes es específica de cada producto. Estas excepciones incluyen los mensajes dirigidos a la dirección de llamada general de ^I²C (0x00) o a la dirección de respuesta de alerta de SMBus, así como los mensajes que participan en el protocolo de resolución de direcciones (ARP) de SMBus para la asignación y gestión dinámica de direcciones.

En la práctica, la mayoría de los dispositivos utilizan modelos de control de solicitud-respuesta, donde uno o más bytes que siguen a una orden de escritura se interpretan como una orden o dirección. Estos bytes determinan cómo se procesan los bytes escritos posteriormente o cómo responde el dispositivo a las lecturas subsiguientes. La mayoría de las operaciones SMBus implican órdenes de un solo byte.

Un ejemplo específico es la EEPROM tipo 24C32 , que utiliza dos bytes de solicitud llamados Dirección Alta y Dirección Baja. (Por consiguiente, estas EEPROM no son compatibles con hosts SMBus puros, que solo admiten comandos o direcciones de un solo byte). Estos bytes se utilizan para direccionar bytes dentro del espacio de direcciones de la EEPROM de 32 kbit (o 4 kB ). El mismo direccionamiento de dos bytes también lo utilizan las EEPROM de mayor capacidad, como la 24C512, que almacena 512 kbit (o 64 kB). La escritura y lectura de datos en estas EEPROM utiliza un protocolo sencillo: se escribe la dirección y, a continuación, se transfieren los datos hasta el final del mensaje. La transferencia de datos puede causar problemas en el SMBus, ya que los bytes de datos no van precedidos de un contador y se pueden transferir más de 32 bytes a la vez. Las memorias EEPROM I²C de menos de 32 kbit, como la 24C02 de 2 kbit, se suelen utilizar en el bus SMBus con transferencias de datos de un solo byte, que son ineficientes, para solucionar este problema ^.      

Un único mensaje se escribe en la EEPROM. Tras el comando START, el controlador envía la dirección del bus del chip con el bit de dirección desactivado ( write ), luego envía la dirección de dos bytes de los datos almacenados en la EEPROM y, a continuación, envía los bytes de datos que se escribirán a partir de esa dirección, seguidos de un comando STOP. Al escribir varios bytes, todos deben estar en la misma página de 32 bytes. Mientras la EEPROM está guardando esos bytes en la memoria, no responderá a más solicitudes I²C ^. (Esta es otra incompatibilidad con SMBus: los dispositivos SMBus siempre deben responder a sus direcciones de bus).

Para leer a partir de una dirección específica en la EEPROM, se utiliza un mensaje combinado. Tras un START, el controlador escribe primero la dirección del bus del chip con el bit de dirección desactivado ( write ) y, a continuación, los dos bytes de la dirección de datos de la EEPROM. Después, envía un START (repetido) y la dirección del bus de la EEPROM con el bit de dirección activado ( read ). La EEPROM responde entonces con los bytes de datos a partir de la dirección de datos especificada: un mensaje combinado (primero una escritura, luego una lectura). El controlador emite un ACK tras cada byte leído, excepto el último, y, a continuación, emite un STOP. La EEPROM incrementa la dirección tras cada byte de datos transferido; las lecturas de varios bytes pueden recuperar todo el contenido de la EEPROM mediante un único mensaje combinado.

En la capa física , tanto las líneas SCL como SDA tienen un diseño de bus de drenaje abierto ( MOSFET ) o colector abierto ( BJT ), por lo que se necesita una resistencia de polarización para cada línea. Se obtiene un nivel lógico "0" al conectar la línea a tierra, y un nivel lógico "1" al dejar la línea flotando (salida de alta impedancia ) para que la resistencia de polarización la eleve a nivel alto. Una línea nunca se activa activamente a nivel alto. Este cableado permite que múltiples nodos se conecten al bus sin cortocircuitos por contención de señal. Los sistemas de alta velocidad (y algunos otros) pueden usar una fuente de corriente en lugar de una resistencia para elevar solo SCL o tanto SCL como SDA, para acomodar una mayor capacitancia del bus y permitir tiempos de subida más rápidos.

Una consecuencia importante de esto es que varios nodos pueden estar controlando las líneas simultáneamente. Si algún nodo mantiene la línea en estado bajo, esta permanecerá en ese estado. Los nodos que intentan transmitir un valor lógico (es decir, que dejan la línea en estado alto) pueden detectar esto y concluir que otro nodo está activo al mismo tiempo.

Cuando se utiliza en SCL, se denomina extensión de reloj y es un mecanismo de control de flujo para los dispositivos de destino. Cuando se utiliza en SDA, se denomina arbitraje y garantiza que solo haya un transmisor a la vez.

Cuando están inactivas, ambas líneas están en alto. Para iniciar una transacción, SDA se pone en bajo mientras que SCL permanece en alto. Es ilegal ^{[ 3 ] : 14} transmitir un marcador de parada liberando SDA para que vuelva a flotar en alto (aunque dicho "mensaje nulo" suele ser inofensivo), por lo que el siguiente paso es poner SCL en bajo.

Excepto por las señales de inicio y parada, la línea SDA solo cambia mientras el reloj está en nivel bajo; la transmisión de un bit de datos consiste en hacer que la línea de reloj alcance un nivel alto mientras se mantiene la línea de datos estable al nivel deseado.

Mientras SCL está en nivel bajo, el transmisor (inicialmente el controlador) establece SDA al valor deseado y (tras un pequeño retardo para que el valor se propague) deja que SCL pase a nivel alto. A continuación, el controlador espera a que SCL pase a nivel alto; esto se retrasará debido al tiempo de subida finito de la señal SCL (la constante de tiempo RC de la resistencia de polarización y la capacitancia parásita del bus) y puede retrasarse adicionalmente debido a la dilatación del reloj del dispositivo de destino.

Una vez que SCL está en nivel alto, el controlador espera un tiempo mínimo (4 μs para ^I²C  de velocidad estándar ) para asegurarse de que el receptor haya detectado el bit, y luego lo vuelve a poner en nivel bajo. Esto completa la transmisión de un bit.

Después de cada 8 bits de datos en una dirección, se transmite un bit de "acuse de recibo" en la otra dirección. El transmisor y el receptor intercambian roles durante un bit, y el receptor original transmite un único bit "0" (ACK). Si el transmisor ve un bit "1" (NACK) en su lugar, aprende que:

• (Si el controlador transmite al destino) El destino no puede aceptar los datos. No existe tal destino, el comando no se entiende o no puede aceptar más datos.
• (Si el destino transmite al controlador) El controlador desea que la transferencia se detenga después de este byte de datos.

Únicamente la línea SDA cambia de dirección durante los bits de reconocimiento; la línea SCL siempre está controlada por el controlador.

Después del bit de reconocimiento, la línea de reloj está en nivel bajo y el controlador puede hacer una de tres cosas:

• Comienza la transferencia de otro byte de datos: el transmisor activa SDA y el controlador envía un pulso alto a SCL.
• Enviar una señal de "Parada": Poner SDA en nivel bajo, dejar que SCL pase a nivel alto y luego dejar que SDA pase a nivel alto. Esto libera el bus ^{I²C .}
• Enviar un "Inicio repetido": Establecer SDA en alto, dejar que SCL pase a alto y luego volver a poner SDA en bajo. Esto inicia un nuevo mensaje del bus ^{I²C sin liberar el bus.}

Existen varios modos de funcionamiento posibles para la comunicación ^I²C . Todos son compatibles, ya que siempre se puede utilizar el modo estándar de 100 kbit/s , pero combinar dispositivos con capacidades diferentes en el mismo bus puede causar problemas, como se detalla a continuación:

• El modo rápido es altamente compatible y simplemente ajusta varios parámetros de temporización para alcanzar una velocidad de 400 kbit/s . Este modo es compatible con una amplia gama de dispositivos ^I²C , por lo que un controlador puede usarlo siempre que sepa que la capacitancia del bus y la fuerza de polarización lo permiten.
• El modo rápido plus alcanza hasta 1 Mbit/s mediante controladores más potentes (20  mA) y resistencias pull-up para lograr tiempos de subida y bajada más rápidos. La compatibilidad con dispositivos en modo estándar y rápido (con capacidad de pull-down de 3  mA) se puede lograr si se reduce la fuerza de las resistencias pull-up al comunicarse con ellos.
• El modo de alta velocidad ( 3,4 Mbit/s ) es compatible con dispositivos I²C normales ^en el mismo bus, pero requiere que el controlador tenga una resistencia pull-up activa en la línea de reloj, que se habilita durante las transferencias de alta velocidad. El primer bit de datos se transfiere con un flanco ascendente de reloj normal de drenaje abierto, que puede extenderse. Para los siete bits de datos restantes y el ACK, el controlador eleva el reloj en el momento adecuado y el destino puede no extenderlo. Todas las transferencias de alta velocidad van precedidas de un "código de controlador" de un solo byte a velocidad rápida o estándar. Este código cumple tres funciones:
  1. Indica a los dispositivos de destino de alta velocidad que cambien a reglas de temporización de alta velocidad,
  2. garantiza que los dispositivos de velocidad rápida o normal no intentarán participar en la transferencia (porque no coincide con su dirección), y
  3. Dado que identifica al controlador (existen ocho códigos de controlador, y cada controlador debe utilizar uno diferente), garantiza que el arbitraje se complete antes de la parte de alta velocidad de la transferencia, por lo que dicha parte no necesita tener en cuenta esa capacidad.
• El modo ultrarrápido es esencialmente un subconjunto de ^I²C de solo escritura , incompatible con otros modos, salvo que resulta sencillo añadirle soporte a un diseño de hardware de interfaz I²C existente ^. Solo se permite un controlador, que gestiona activamente las líneas de datos en todo momento para alcanzar una velocidad de transferencia de 5 Mbit/s . Se omiten la extensión de reloj, la arbitraje, las transferencias de lectura y las confirmaciones. Está pensado principalmente para pantallas LED animadas , donde un error de transmisión solo causaría una breve e insignificante alteración visual . Su similitud con otros modos de bus ^I²C se limita a:
  • Las condiciones de inicio y parada se utilizan para delimitar las transferencias,
  • El direccionamiento I2C permite que varios dispositivos de destino compartan el bus sin señales de selección de destino al estilo ^del bus SPI , y
  • Se envía un noveno pulso de reloj por cada byte transmitido, lo que indica la posición de los bits de confirmación no utilizados.

Algunos proveedores ofrecen un modo Turbo no estándar con una velocidad de hasta 1,4 Mbit/s .

En todos los modos, la frecuencia del reloj está controlada por el/los controlador/es, y un bus más largo de lo normal puede funcionar a una velocidad inferior a la nominal mediante la reducción de la frecuencia del reloj .

I²C es popular para la interconexión ^de circuitos periféricos a sistemas de prototipado, como Arduino y Raspberry Pi . ^I²C no utiliza un conector estandarizado; sin embargo, los diseñadores de placas han creado diversos esquemas de cableado para las interconexiones I²C ^. Para minimizar los posibles daños causados ​​por conectar conectores de 0,1 pulgadas al revés, algunos desarrolladores han sugerido utilizar conexiones alternas de señal y alimentación con los siguientes esquemas de cableado: (GND, SCL, VCC, SDA) o (VCC, SDA, GND, SCL). ^{[ 8 ]}

La gran mayoría de las aplicaciones utilizan I²C ^tal como fue diseñado originalmente: circuitos integrados periféricos conectados directamente a un procesador en la misma placa de circuito impreso, y por lo tanto a distancias relativamente cortas de menos de 30 cm (1 pie) , sin conector. Sin embargo, mediante un controlador diferencial, una versión alternativa de I²C ^puede comunicarse hasta 20 metros (posiblemente más de 100 metros) a través de cable CAT5 u otro tipo de cable. ^{[ 9 ] [ 10 ]} 

Varios conectores estándar transmiten señales I²C ^. Por ejemplo, el UEXT , el iPack de 10 pines ^{[ 11 ]} y los conectores Lego Mindstorms NXT 6P6C transmiten I²C ^. [ ^{12 ] [ 13 ] [ 14 ] [ 15 ] Todos} los conectores HDMI y la mayoría de los conectores DVI y VGA transmiten datos DDC2 a través de ^I²C . Además, los conectores 8P8C y un cable CAT5, normalmente utilizado para la capa física de Ethernet, a veces pueden utilizarse para transmitir señales I²C codificadas diferencialmente ^{[ 16 ] o} amplificadas de un solo extremo . ^{[ 17 ]}

Cuando un sistema cuenta con numerosos dispositivos ^I²C , puede ser necesario incluir búferes o multiplexores de bus para dividir segmentos grandes en segmentos más pequeños. Esto puede ser necesario para mantener la capacitancia de un segmento de bus por debajo del valor permitido o para separar varios dispositivos con la misma dirección mediante un multiplexor. Existen diversos tipos de multiplexores y búferes, y todos deben tener en cuenta que las líneas I²C ^son bidireccionales. Los multiplexores pueden implementarse con conmutadores analógicos, que permiten conectar un segmento con otro. Los conmutadores analógicos mantienen la bidireccionalidad de las líneas, pero no aíslan la capacitancia de un segmento de otro ni proporcionan capacidad de almacenamiento en búfer.

Los buffers se pueden usar para aislar la capacitancia de un segmento de otro y/o permitir que la señal ^I²C se transmita a través de cables o pistas más largas. Los buffers para líneas bidireccionales como I²C ^deben usar uno de varios esquemas para evitar el enganche. I²C ^es de drenaje abierto, por lo que los buffers deben generar un nivel bajo en un lado cuando detectan un nivel bajo en el otro. Un método para evitar el enganche consiste en que un buffer tenga niveles de entrada y salida cuidadosamente seleccionados, de modo que el nivel de salida de su controlador sea superior a su umbral de entrada, impidiendo que se active a sí mismo. Por ejemplo, un buffer puede tener un umbral de entrada de 0,4  V para detectar un nivel bajo, pero un nivel de salida bajo de 0,5  V. Este método requiere que todos los demás dispositivos en el bus tengan umbrales compatibles y, a menudo, implica que no se pueden conectar en serie varios buffers que implementen este esquema.

Como alternativa, existen otros tipos de búferes que implementan amplificadores de corriente o que registran el estado (es decir, qué lado puso el bus a nivel bajo) para evitar el enganche. El método de estado generalmente implica que se crea un pulso no deseado durante una transferencia cuando un lado pone el bus a nivel bajo, luego el otro lo pone a nivel bajo y, finalmente, el primer lado lo libera (esto es común durante una confirmación I²C) ^.

Cuando se dispone de un único controlador, es posible que varios buses ^I²C compartan la misma línea SCL. ^{[ 18 ] [ 19 ]} Los paquetes en cada bus se envían uno tras otro o simultáneamente. Esto es posible porque la comunicación en cada bus se puede subdividir en periodos cortos alternos con SCL alta seguidos de periodos cortos con SCL baja. Además, el reloj se puede extender si un bus necesita más tiempo en un estado.

Las ventajas incluyen el uso simultáneo de dispositivos con la misma dirección y el ahorro de conexiones, o un mayor rendimiento mediante el uso simultáneo de varias líneas de datos.

Estas tablas muestran los distintos estados atómicos y operaciones de bits que pueden producirse durante un mensaje I ² C.

Dos grupos de 8 direcciones cada uno están reservados para funciones especiales:

• Desde: 0000 000hasta0000 111
• Desde: 1111 000hasta1111 111

Además, las 112 direcciones restantes están designadas para clases específicas de dispositivos, y algunas de ellas están reservadas por normas relacionadas o por uso común.

SMBus reserva algunas direcciones adicionales. En particular, 0001 000está reservada para el host SMBus, que pueden usar dispositivos con capacidad de controlador; 0001 100es la "dirección de respuesta de alerta SMBus" que el host consulta después de una interrupción fuera de banda; y 1100 001es la dirección predeterminada que usan inicialmente los dispositivos con capacidad de asignación dinámica de direcciones.

Aunque el MSB 1111está reservado para el ID del dispositivo y el direccionamiento de destino (esclavo) de 10 bits, también lo utilizan los dispositivos dependientes de la pantalla VESA DDC , como los dispositivos señaladores . ^{[ 23 ]}

Una transacción ^I²C consta de uno o más mensajes . Cada mensaje comienza con un símbolo de inicio y la transacción finaliza con un símbolo de parada. Los símbolos de inicio posteriores al primero, que inician un mensaje pero no una transacción, se denominan símbolos de inicio repetidos .

Cada mensaje es de lectura o escritura. Una transacción que consta de un solo mensaje se denomina transacción de lectura o de escritura. Una transacción que consta de varios mensajes se denomina transacción combinada. La forma más común de esta última consiste en un mensaje de escritura que proporciona información de dirección dentro del dispositivo, seguido de un mensaje de lectura.

Muchos dispositivos I²C ^no distinguen entre una transacción combinada y los mismos mensajes enviados como transacciones separadas, pero no todos. El protocolo de identificación del dispositivo requiere una única transacción; los dispositivos de destino tienen prohibido responder si detectan un símbolo de parada. Los modos de configuración, calibración o autodiagnóstico que provocan una respuesta anómala del dispositivo de destino también suelen finalizarse automáticamente al término de la transacción.

1. La transferencia de datos se inicia con una condición de inicio (S) señalada por el hecho de que SDA se pone en nivel bajo mientras que SCL permanece en nivel alto.
2. SCL se pone en nivel bajo y SDA establece el primer nivel de bit de datos mientras mantiene SCL en nivel bajo (durante el tiempo de la barra azul).
3. Los datos se muestrean (reciben) cuando SCL sube para el primer bit (B1). Para que un bit sea válido, SDA no debe cambiar entre un flanco ascendente de SCL y el siguiente flanco descendente (durante todo el tiempo de la barra verde).
4. Este proceso se repite: SDA realiza la transición mientras SCL es bajo y los datos se leen mientras SCL es alto (de B2 a Bn).
5. Al último bit le sigue un pulso de reloj, durante el cual la señal SDA se pone en nivel bajo en preparación para el bit de parada .
6. Se señala una condición de parada (P) cuando aumenta SCL, seguido de un aumento de SDA.

Para evitar la detección de marcadores falsos, existe un retardo mínimo entre el flanco descendente de SCL y el cambio de SDA, y entre el cambio de SDA y el flanco ascendente de SCL. El tiempo de retardo mínimo depende de la velocidad de transferencia de datos utilizada. Cabe destacar que un mensaje I²C que contiene ⁿ bits de datos (incluidos los acuses de recibo) contiene n + 1 pulsos de reloj.

I²C se presta a un diseño de software de "controlador de bus". El software para los dispositivos conectados se escribe para llamar a un "controlador de bus" que gestiona el hardware I²C de bajo nivel ^{. Esto} permite que el código del controlador para los dispositivos conectados se pueda portar fácilmente a otro hardware, incluso a un diseño basado en manipulación de bits.

Existen diversas soluciones de hardware de adaptadores I²C para conectar un ^{controlador o dispositivo I²C} a ordenadores con sistemas operativos Linux , Mac o Windows . La mayoría son adaptadores USB a I²C ^. No todos requieren controladores o API propietarias .

^{Los analizadores de protocolo I2C} son herramientas que muestrean un bus I2C ^y decodifican las señales eléctricas para proporcionar una visión de nivel superior de los datos que se transmiten en el bus.

Al desarrollar o solucionar problemas del bus I²C ^, el análisis de las señales de hardware resulta fundamental. Los analizadores lógicos son herramientas que recopilan, analizan, decodifican y almacenan señales, permitiendo visualizar las formas de onda de alta velocidad con tranquilidad. Estos analizadores muestran marcas de tiempo de cada cambio de nivel de señal, lo que facilita la detección de problemas de protocolo. La mayoría de los analizadores lógicos tienen la capacidad de decodificar las señales del bus en datos de protocolo de alto nivel y mostrar datos ASCII.