Xeon Phi

La microarquitectura Larrabee (en desarrollo desde 2006 ^{[ 14 ]} ) introdujo unidades SIMD muy anchas (512 bits) en un diseño de procesador basado en la arquitectura x86 , extendido a un sistema multiprocesador con coherencia de caché conectado a la memoria mediante un bus de anillo; cada núcleo era capaz de realizar multihilo de cuatro vías. Debido a que el diseño estaba destinado tanto a la GPU como a la computación de propósito general, los chips Larrabee también incluían hardware especializado para el muestreo de texturas. ^{[ 15 ] [ 16 ]} El proyecto para producir un producto GPU comercial directamente a partir del proyecto de investigación Larrabee se canceló en mayo de 2010. ^{[ 17 ]}

Otro proyecto de investigación contemporáneo de Intel que implementaba la arquitectura x86 en un procesador multinúcleo fue el " Single-chip Cloud Computer " (prototipo presentado en 2009 ^{[ 18 ]} ), un diseño que imitaba un centro de datos de computación en la nube en un solo chip con múltiples núcleos independientes: el prototipo incluía 48 núcleos por chip con soporte de hardware para el control selectivo de frecuencia y voltaje de los núcleos para maximizar la eficiencia energética, e incorporaba una red de malla para la mensajería entre chips. El diseño carecía de núcleos con coherencia de caché y se centraba en principios que permitieran escalar el diseño a muchos más núcleos. ^{[ 19 ]}

El chip de investigación de teraflops (prototipo presentado en 2007 ^{[ 20 ]} ) es un chip experimental de 80 núcleos con dos unidades de punto flotante por núcleo, que implementa una arquitectura VLIW de 96 bits en lugar de la arquitectura x86. ^{[ 21 ]} El proyecto investigó métodos de comunicación entre núcleos, administración de energía por chip y logró 1,01 TFLOPS a 3,16 GHz consumiendo 62 W de potencia. ^{[ 22 ] [ 23 ]}   

El prototipo de placa de núcleos integrados múltiples (MIC) de Intel, denominada Knights Ferry , que incorpora un procesador con nombre en clave Aubrey Isle, fue anunciado el 31 de mayo de 2010. Se afirmó que el producto era un derivado del proyecto Larrabee y de otras investigaciones de Intel, incluido el ordenador en la nube de un solo chip . ^{[ 24 ] [ 25 ]}

El producto de desarrollo se ofreció como una tarjeta PCIe con 32 núcleos en orden a hasta 1,2  GHz con cuatro hilos por núcleo, 2  GB de memoria GDDR5, ^{[ 26 ]} y 8  MB de caché L2 coherente (256  KB por núcleo con 32  KB de caché L1), y un requisito de energía de ≈300  W, ^{[ 26 ]} construida en un  proceso de 45 nm. ^{[ 27 ]} En el núcleo Aubrey Isle, un bus de anillo de 1024 bits (bidireccional de 512 bits) conecta los procesadores a la memoria principal. ^{[ 28 ]} El rendimiento de una sola placa ha superado los 750  GFLOPS. ^{[ 27 ]} Las placas prototipo solo admiten instrucciones de punto flotante de precisión simple . ^{[ 29 ]}

Entre los desarrolladores iniciales se encontraban el CERN , el Instituto Coreano de Información Científica y Tecnológica (KISTI) y el Centro de Supercomputación Leibniz . Los proveedores de hardware para las placas prototipo incluían a IBM, SGI, HP, Dell y otros. ^{[ 30 ]}

La línea de productos Knights Corner se fabrica con un  proceso de 22 nm, utilizando la tecnología Tri-gate de Intel con más de 50 núcleos por chip, y es el primer producto comercial de Intel con múltiples núcleos. ^{[ 24 ] [ 27 ]}

En junio de 2011, SGI anunció una asociación con Intel para utilizar la arquitectura MIC en sus productos de computación de alto rendimiento. ^{[ 31 ]} En septiembre de 2011, se anunció que el Centro de Computación Avanzada de Texas (TACC) utilizaría tarjetas Knights Corner en su supercomputadora "Stampede" de 10 petaFLOPS, proporcionando 8  petaFLOPS de potencia de cálculo. ^{[ 32 ]} Según "Stampede: Un entorno de computación a escala peta integral", "las tarjetas Intel (Knights Landing) MIC de segunda generación se añadirán cuando estén disponibles, aumentando el rendimiento máximo agregado de Stampede a al menos 15  petaFLOPS". ^{[ 33 ]}

El 15 de noviembre de 2011, Intel mostró una versión temprana de silicio de un procesador Knights Corner. ^{[ 34 ] [ 35 ]}

El 5 de junio de 2012, Intel publicó software y documentación de código abierto sobre Knights Corner. ^{[ 36 ]}

El 18 de junio de 2012, Intel anunció en la Conferencia Internacional de Supercomputación de Hamburgo de 2012 que Xeon Phi sería la marca utilizada para todos los productos basados ​​en su arquitectura Many Integrated Core. ^{[ 3 ] [ 37 ] [ 38 ] [ 39 ] [ 40 ] [ 41 ] [ 42 ]} En junio de 2012, Cray anunció que ofrecería  chips de 22 nm 'Knight's Corner' (con la marca 'Xeon Phi') como coprocesador en sus sistemas 'Cascade'. ^{[ 43 ] [ 44 ]}

En junio de 2012, ScaleMP anunció una actualización de virtualización que permitía a Xeon Phi como una extensión de procesador transparente, lo que permitía ejecutar código MMX / SSE heredado sin cambios en el código. ^{[ 45 ]} Un componente importante del núcleo del coprocesador Intel Xeon Phi es su unidad de procesamiento vectorial (VPU). ^{[ 46 ]} La VPU cuenta con un novedoso conjunto de instrucciones SIMD de 512 bits, conocido oficialmente como Instrucciones Iniciales de Muchos Núcleos de Intel (Intel IMCI). Por lo tanto, la VPU puede ejecutar 16 operaciones de precisión simple (SP) u 8 de precisión doble (DP) por ciclo. La VPU también admite instrucciones de Multiplicación-Suma Fusionadas (FMA) y, por lo tanto, puede ejecutar 32 operaciones de punto flotante SP o 16 DP por ciclo. También proporciona soporte para enteros. La VPU también cuenta con una Unidad Matemática Extendida (EMU) que puede ejecutar operaciones como recíproco, raíz cuadrada y logaritmo, lo que permite que estas operaciones se ejecuten de forma vectorial con un alto ancho de banda. La EMU funciona calculando aproximaciones polinómicas de estas funciones.

El 12 de noviembre de 2012, Intel anunció dos familias de coprocesadores Xeon Phi que utilizan el  proceso de fabricación de 22 nm: el Xeon Phi 3100 y el Xeon Phi 5110P. ^{[ 47 ] [ 48 ] [ 49 ]} El Xeon Phi 3100 será capaz de más de 1  teraFLOPS de instrucciones de punto flotante de doble precisión  con un ancho de banda de memoria de 240 GB/s a 300  W. ^{[ 47 ] [ 48 ] [ 49 ]} El Xeon Phi 5110P será capaz de 1,01  teraFLOPS de instrucciones de punto flotante de doble precisión con  un ancho de banda de memoria de 320 GB/s a 225  W. ^{[ 47 ] [ 48 ] [ 49 ]} El Xeon Phi 7120P será capaz de 1,2  teraFLOPS de instrucciones de punto flotante de doble precisión con  un ancho de banda de memoria de 352 GB/s a 300  W.

El 17 de junio de 2013, TOP500 anunció que la supercomputadora Tianhe-2 era la más rápida del mundo ^{[ 50 ]} . Tianhe-2 utilizaba procesadores Intel Ivy Bridge Xeon y Xeon Phi para alcanzar 33,86 petaFLOPS. Fue la más rápida de la lista durante dos años y medio, hasta noviembre de 2015 ^{[ 51 ].} 

Nombre en clave para el producto de arquitectura MIC de segunda generación de Intel. ^{[ 33 ]} Intel reveló oficialmente por primera vez detalles de sus productos Intel Xeon Phi de segunda generación el 17 de junio de 2013. ^{[ 10 ]} Intel dijo que la próxima generación de productos basados ​​en la arquitectura Intel MIC estará disponible en dos formas, como coprocesador o procesador anfitrión (CPU), y se fabricará utilizando la tecnología de proceso de 14  nm de Intel . Los productos Knights Landing incluirán memoria integrada en el paquete para un ancho de banda de memoria significativamente mayor.

Knights Landing contiene hasta 72 núcleos Airmont (Atom) con cuatro hilos por núcleo, ^{[ 76 ] [ 77 ]} usando el zócalo LGA 3647 ^{[ 78 ]} admitiendo hasta 384  GB de RAM DDR4 2133 "lejana" y 8–16 GB de MCDRAM  3D "cercana" apilada , una versión del Hybrid Memory Cube . Cada núcleo tiene dos unidades vectoriales de 512 bits y admite instrucciones SIMD AVX-512 , específicamente las Instrucciones Fundamentales Intel AVX-512 (AVX-512F) con Instrucciones de Detección de Conflictos Intel AVX-512 (AVX-512CD), Instrucciones Exponenciales y Recíprocas Intel AVX-512 (AVX-512ER) e Instrucciones de Precarga Intel AVX-512 (AVX-512PF). Se ha eliminado la compatibilidad con IMCI en favor de AVX-512. ^{[ 79 ]} 

El Centro Nacional de Computación Científica para la Investigación Energética anunció que la Fase 2 de su nuevo sistema de supercomputación "Cori" utilizaría coprocesadores Knights Landing Xeon Phi. ^{[ 80 ]}

El 20 de junio de 2016, Intel lanzó la familia de productos Intel Xeon Phi x200 basada en la arquitectura Knights Landing, destacando su aplicabilidad no solo a cargas de trabajo de simulación tradicionales, sino también al aprendizaje automático . ^{[ 81 ] [ 82 ]} La gama de modelos anunciada en el lanzamiento incluía solo Xeon Phi con factor de forma de arranque, pero dos versiones: procesadores estándar y procesadores con la arquitectura Intel Omni-Path integrada. ^{[ 83 ]} Esta última se denota con el sufijo F en el número de modelo. Se espera que la arquitectura integrada proporcione una mejor latencia a un menor costo que las tarjetas de red discretas de alto rendimiento. ^{[ 81 ]}

El 14 de noviembre de 2016, la 48.ª lista TOP500 contenía dos sistemas que utilizaban Knights Landing en el Top 10. ^{[ 84 ]}

La variante de coprocesador basada en PCIe de Knight's Landing nunca se ofreció al mercado general y se descontinuó en agosto de 2017. ^{[ 85 ]} Esto incluía las tarjetas de coprocesador 7220A, 7240P y 7220P.

Intel anunció que descontinuaría Knights Landing en el verano de 2018. ^{[ 86 ]}

Knights Mill es el nombre en clave de Intel para un producto Xeon Phi especializado en aprendizaje profundo , ^{[ 100 ]} lanzado inicialmente en diciembre de 2017. ^{[ 101 ]} Casi idéntico en especificaciones a Knights Landing, Knights Mill incluye optimizaciones para una mejor utilización de las instrucciones AVX-512. El rendimiento de punto flotante de precisión simple y de precisión variable aumentó, a expensas del rendimiento de punto flotante de doble precisión.

Knights Hill era el nombre en clave de la arquitectura MIC de tercera generación, cuyos primeros detalles Intel anunció en SC14. ^{[ 102 ]} Se fabricaría en un  proceso de 10 nm. ^{[ 103 ]}

Se esperaba que Knights Hill se utilizara en la supercomputadora Aurora del Departamento de Energía de los Estados Unidos , que se instalaría en el Laboratorio Nacional Argonne . ^{[ 104 ] [ 105 ]} Sin embargo, Aurora se retrasó en favor del uso de una "arquitectura avanzada" centrada en el aprendizaje automático. ^{[ 106 ] [ 107 ]}

En 2017, Intel anunció que Knights Hill había sido cancelado en favor de otra arquitectura construida desde cero para permitir la computación a exaescala en el futuro. Se esperaba que esta nueva arquitectura estuviera disponible entre 2020 y 2021; ^{[ 108 ] [ 109 ]} sin embargo, también fue cancelada debido a la descontinuación del Xeon Phi.