Articulo de referencia

iWarp

Placa de computación del superordenador paralelo experimental Intel iWarp, del Instituto Francés de Investigación en Ciencias de la Computación y Sistemas Aleatorios (IRISA). iW...

Placa de computación del superordenador paralelo experimental Intel iWarp, del Instituto Francés de Investigación en Ciencias de la Computación y Sistemas Aleatorios (IRISA).

iWarp fue una arquitectura experimental de supercomputadora paralela desarrollada como un proyecto conjunto de Intel y la Universidad Carnegie Mellon . El proyecto comenzó en 1988, como continuación del proyecto de investigación WARP anterior de la CMU , con el fin de explorar la construcción de un "nodo" de computación paralela completo en un solo microprocesador , con memoria y enlaces de comunicación incluidos. En este sentido, iWarp es muy similar al transputer INMOS y a nCUBE . [ 1 ]

Intel anunció iWarp en 1989. El primer prototipo de iWarp se entregó a Carnegie Mellon en el verano de 1990, y en otoño recibieron los primeros sistemas de producción de 64 celdas, seguidos de dos más en 1991. Con la creación de la División de Sistemas de Supercomputación de Intel en el verano de 1992, iWarp se integró en la línea de productos iPSC . Intel mantuvo iWarp como producto, pero dejó de comercializarlo activamente. [ 2 ]

Cada CPU iWarp incluía una ALU de 32 bits con una FPU de 64 bits que funcionaba a 20 MHz. Era puramente escalar y completaba una instrucción por ciclo, por lo que el rendimiento era de 20 MIPS o 20 megaflops para precisión simple y 10 MFLOPS para precisión doble. [ 3 ] [ 4 ] Las comunicaciones eran gestionadas por una unidad separada en la CPU que controlaba cuatro canales serie a 40 MB/s e incluía soporte de red por hardware que permitía hasta 20 canales virtuales (similar al sistema añadido al INMOS T9000). 

Los procesadores iWarp se combinaban en placas junto con la memoria, pero a diferencia de otros sistemas, Intel optó por la memoria RAM estática , más rápida pero también más cara, para su uso en iWarp. Las placas solían incluir cuatro CPU y entre 512 kB y 4 MB de SRAM.

Placa de control de entrada/salida.

Otra diferencia en el iWarp era que los sistemas estaban conectados entre sí formando un toroide de n × m , en lugar del hipercubo más común . Un sistema típico incluía 64 CPU conectadas como un toroide de 8 × 8, que podía ofrecer un rendimiento máximo de 1,2 gigaflops .

George Cox fue el arquitecto principal del proyecto iWarp. Steven McGeady (quien más tarde sería vicepresidente de Intel y testigo en el caso antimonopolio de Microsoft ) creó un entorno de desarrollo innovador que permitía escribir software para el sistema antes de su finalización. Cada nodo del sistema estaba representado por una estación de trabajo Sun diferente en una red local , y el protocolo de comunicación entre nodos, único en su tipo, de iWarp se simulaba mediante sockets . A diferencia del simulador a nivel de chip, que no podía simular un sistema multinodo y que era muy lento, este entorno permitió iniciar un desarrollo exhaustivo del software del sistema.

El compilador de producción para iWarp era un compilador de C y Fortran basado en el compilador pcc de AT&T para UNIX, portado bajo contrato para Intel por la empresa canadiense HCR Corporation y luego ampliamente modificado y ampliado por Intel. [ 5 ] [ 6 ]

Véase también

Notas

  1. Enciclopedia de Computación Paralela, Padua, David (Ed.), 2011, ISBN 978-0-387-09765-7
  2. Thomas Gross y David R. O'Hallaron. iWarp: anatomía de un sistema de computación paralela, MIT Press, Cambridge, MA, 1998.
  3. Shekhar Borkar, Robert Cohn, George Cox, Sha Gleason y Thomas Gross. iWarp: una solución integrada de computación paralela de alta velocidad, Actas de la conferencia ACM/IEEE de 1988 sobre supercomputación, págs. 330-339, del 12 al 17 de noviembre de 1988.
  4. Intel Corp. Microprocesador iWarp (Número de pieza 318153), Hillsboro, Oregón, 1991. Información técnica, Número de pedido 281006.
  5. Reinders, James R. (2011). "Warp e iWarp". En Padua, David (ed.). Enciclopedia de computación paralela . Nueva York: Springer. pág. 2158. 
  6. Ali-Reza Adl-Tabatabai, Thomas Gross, Guei-Yuan Lueh y James Reinders. Modelado del paralelismo a nivel de instrucción para la segmentación de software. En Actas de la Conferencia de Trabajo IFIP WG10.3 sobre Arquitecturas y Técnicas de Compilación para Paralelismo de Grano Fino y Medio, Orlando, FL, páginas 321-330.
  • Proyecto iWarp en CMU