Controlador de interrupciones programable avanzado

El controlador de interrupciones programable avanzado ( APIC ) es una familia de controladores de interrupciones programables desarrollada por Intel . Como su nombre indica, el APIC es más avanzado que el controlador de interrupciones programable (PIC) 8259 de Intel , y permite, en particular, la construcción de sistemas multiprocesador . Es uno de los diversos diseños arquitectónicos destinados a resolver los problemas de eficiencia en el enrutamiento de interrupciones en sistemas informáticos multiprocesador.

El APIC es un diseño de arquitectura dividida, con un componente local (LAPIC) generalmente integrado en el propio procesador, y un APIC de E/S opcional en un bus del sistema. El primer APIC fue el 82489DX , un chip discreto que funcionaba tanto como APIC local como de E/S. El 82489DX permitió la construcción de sistemas multiprocesador simétricos (SMP) con los procesadores Intel 486 y los primeros Pentium ; por ejemplo, el sistema SMP de referencia de dos vías 486 utilizaba tres chips 82489DX, dos como APIC locales y uno como APIC de E/S. A partir del procesador P54C , la funcionalidad del APIC local se integró en el silicio de los procesadores Intel. El primer APIC de E/S dedicado fue el Intel 82093AA, diseñado para sistemas basados ​​en PIIX3 . 

El sistema Intel APIC consta de dos componentes: el APIC local (LAPIC) y el APIC de E/S . Cada CPU del sistema cuenta con un LAPIC. En su primera implementación ( 82489DX ), el LAPIC era un circuito discreto, a diferencia de su posterior implementación en los chips de silicio de los procesadores Intel. Normalmente, existe un APIC de E/S para cada bus periférico del sistema. En los diseños originales, los LAPIC y los APIC de E/S estaban conectados mediante un bus APIC dedicado. Los sistemas más recientes utilizan el bus del sistema para la comunicación entre todos los componentes APIC.

Cada APIC, ya sea un chip discreto o integrado en una CPU, tiene un registro de versión que contiene un número de versión de cuatro bits para su implementación específica de APIC. Por ejemplo, el 82489DX tiene un número de versión de APIC de 0, mientras que la versión 1 se asignó a la primera generación de APIC locales integrados en los procesadores Pentium 90 y 100. ^{[ 1 ] : 3-5}

En los sistemas que contienen un microcontrolador PIC 8259 , este puede estar conectado al LAPIC del procesador de arranque (BSP) del sistema, a uno de los APIC de E/S del sistema o a ambos. Sin embargo, lógicamente, el 8259 solo se conecta una vez a la vez.

El chip Intel APIC de primera generación, el 82489DX, diseñado para usarse con los procesadores Intel 80486 y los primeros procesadores Pentium, es en realidad un APIC externo local y de E/S en un solo circuito. La especificación Intel MP 1.4 lo denomina "APIC discreto" en contraste con el "APIC integrado" presente en la mayoría de los procesadores Pentium. ^{[ 1 ] : 1-4} El 82489DX tenía 16 líneas de interrupción; ^{[ 2 ]} también presentaba la peculiaridad de que podía perder algunas interrupciones ISA. ^{[ 3 ]}

En un sistema multiprocesador 486, cada CPU debía estar emparejada con su propio 82489DX; además, se debía usar un 82489DX suplementario como APIC de E/S. El 82489DX no podía emular el 8259A (XT-PIC), por lo que estos también debían incluirse como chips físicos para la retrocompatibilidad. ^{[ 1 ] : 5-3} El 82489DX se empaquetaba como un PQFP de 132 pines . ^{[ 2 ]} Estaba disponible por USD $26 por cada 1000 unidades en cantidades. ^{[ 4 ]}

Los APIC locales (LAPIC) gestionan todas las interrupciones externas de un procesador específico en un sistema SMP. Además, pueden aceptar y generar interrupciones entre procesadores (IPI) entre LAPIC. Un único LAPIC puede admitir hasta 224 vectores de interrupción utilizables de un APIC de E/S. Los vectores del 0 al 31, de un total del 0 al 255, están reservados para el manejo de excepciones por parte de los procesadores x86.

Todos los procesadores Intel a partir de la microarquitectura P5 ( P54C ) tienen un APIC local integrado. ^{[ 5 ] [ 6 ]} Sin embargo, si el APIC local está deshabilitado en un procesador P5, no se puede volver a habilitar por software; esta limitación ya no existe en los procesadores P6 y posteriores. ^{[ 6 ]}

Con la introducción de Pentium 4 HT y Pentium D , cada núcleo de CPU y cada hilo de CPU cuentan con el LAPIC integrado.

La función de interrupciones señalizadas por mensaje (MSI) de las especificaciones PCI 2.2 y posteriores no se puede utilizar sin que la APIC local esté habilitada. ^{[ 7 ]} El uso de MSI elimina la necesidad de una APIC de E/S. Además, se admiten hasta 224 interrupciones en modo MSI y no se permite el uso compartido de IRQ. ^{[ 8 ] : 10–11}

Los APIC de E/S contienen una tabla de redirección, que se utiliza para enrutar las interrupciones que recibe de los buses periféricos a uno o más APIC locales. Los primeros APIC de E/S (como 82489DX, SIO.A y PCEB/ESC) solo tenían soporte para 16 líneas de interrupción, pero los posteriores, como 82093AA (chip separado para PIIX3/PIIX4), tenían soporte para 24 líneas de interrupción. ^{[ 8 ] : 10–11} Se empaquetaba como un PQFP de 64 pines . ^{[ 13 ]} El 82093AA normalmente se conectaba al PIIX3 / PIIX4 y utilizaba sus PIC 8259 heredados integrados. ^{[ 13 ]} El ICH1 integraba el APIC de E/S. Un APIC de E/S integrado de los conjuntos de chips modernos puede proporcionar más de 24 líneas de interrupción. ^{[ 14 ]}

Según una prueba de rendimiento de Intel de 2009 realizada con Linux , el I/O APIC redujo la latencia de interrupción en un factor de casi tres en relación con la emulación 8259 (XT-PIC), mientras que el uso de MSI redujo la latencia aún más, en un factor de casi siete en relación con la línea base XT-PIC. ^{[ 8 ] : 19}

El xAPIC se introdujo con el Pentium 4 , mientras que el x2APIC es la generación más reciente del controlador de interrupciones programable de Intel, introducido con la microarquitectura Nehalem en noviembre de 2008. ^{[ 15 ]} Las principales mejoras del x2APIC abordan la cantidad de CPU compatibles y el rendimiento de la interfaz.

El x2APIC ahora usa 32 bits para direccionar las CPU, lo que permite direccionar hasta ^2³² − 1 CPU usando el modo de destino físico. El modo de destino lógico ahora funciona de manera diferente e introduce clústeres; usando este modo, se puede direccionar hasta 2²⁰ ⁻ 16 procesadores.  

La interfaz mejorada reduce la cantidad de accesos necesarios al registro APIC para enviar interrupciones entre procesadores (IPI). Gracias a esta ventaja, KVM puede emular, y de hecho emula, el x2APIC para procesadores antiguos que no lo admiten físicamente, y esta compatibilidad está disponible en QEMU desde Conroe e incluso para los procesadores AMD Opteron de la serie G (ninguno de los cuales admite x2APIC de forma nativa). ^{[ 16 ] [ 17 ]}

APICv es la marca de Intel para el soporte de virtualización de hardware destinado a reducir la sobrecarga de interrupciones en los invitados. APICv se introdujo en la serie de procesadores Ivy Bridge-EP , que se vende como Xeon E5-26xx v2 (lanzado a finales de 2013) y como Xeon E5-46xx v2 (lanzado a principios de 2014). ^{[ 18 ] [ 19 ]} AMD anunció una tecnología similar llamada AVIC , ^{[ 20 ] [ 21 ]} está disponible en los modelos de la familia 15h, procesadores 6Xh (Carrizo) y posteriores. ^{[ 22 ]}

Existen varios errores conocidos en las implementaciones de sistemas APIC, especialmente en lo que respecta a la conexión del 8254. Es posible que las BIOS defectuosas no configuren correctamente el enrutamiento de interrupciones o proporcionen tablas ACPI y tablas de especificación multiprocesador de Intel (MPS) incorrectas.

El APIC también puede provocar fallos en el sistema cuando el sistema operativo no lo admite correctamente. En sistemas operativos antiguos, a menudo era necesario deshabilitar los APIC de E/S y locales. Si bien esto ya no es posible debido a la prevalencia de los sistemas multiprocesador simétricos y multinúcleo , los errores en el firmware y los sistemas operativos son ahora poco frecuentes.

AMD y Cyrix propusieron en su momento una arquitectura OpenPIC de propósito similar que admitía hasta 32 procesadores; ^{[ 23 ]} contaba con soporte declarativo, al menos, de IBM y Compaq alrededor de 1995. ^{[ 24 ]} Sin embargo, no se lanzó ninguna placa base x86 con OpenPIC. ^{[ 25 ]} Tras el fracaso de OpenPIC en el mercado x86, AMD obtuvo la licencia de APIC de Intel para sus procesadores AMD Athlon y posteriores.

IBM, sin embargo, desarrolló su controlador de interrupciones multiprocesador (MPIC) basado en las especificaciones de registro OpenPIC. ^{[ 26 ]} MPIC se utilizó en diseños basados ​​en PowerPC , incluidos los de IBM, por ejemplo en algunos sistemas RS/6000 , ^{[ 27 ]} pero también por Apple, incluso en sus Power Mac G5 . ^{[ 28 ] [ 29 ]}

• Interrupción entre procesadores (IPI)
• Interrumpir
• Controlador de interrupciones
• Latencia de interrupción
• Interrupciones señalizadas por mensajes (MSI)
• Interrupción no enmascarable (NMI)

• Manual del desarrollador de software de la arquitectura Intel IA-32, Volumen 3A: Guía de programación del sistema, Parte 1, capítulo 10 .

• Especificación de la arquitectura Intel 64 x2APIC (PDF)
• Encontrará más información sobre la arquitectura Intel x2APIC en los manuales para desarrolladores de software de las arquitecturas Intel 64 e IA-32.