Memoria ECC

Los códigos de corrección de errores protegen contra la corrupción de datos no detectada y se utilizan en ordenadores donde dicha corrupción es inaceptable, como por ejemplo en aplicaciones informáticas científicas y financieras, o en servidores de bases de datos y archivos . Los códigos de corrección de errores también pueden reducir el número de fallos en aplicaciones de servidor multiusuario y sistemas de máxima disponibilidad.

La interferencia eléctrica o magnética dentro de un sistema informático puede provocar que un solo bit de memoria de acceso aleatorio dinámico ( DRAM ) cambie espontáneamente al estado opuesto. Inicialmente se pensó que esto se debía principalmente a partículas alfa emitidas por contaminantes en el material de encapsulado del chip, pero la investigación ha demostrado que la mayoría de los errores transitorios en los chips DRAM ocurren como resultado de la radiación de fondo , principalmente neutrones de los secundarios de los rayos cósmicos , que pueden cambiar el contenido de una o más celdas de memoria o interferir con los circuitos utilizados para leer o escribir en ellas. ^{[ 2 ]} Por lo tanto, las tasas de error aumentan rápidamente con la altitud; por ejemplo, en comparación con el nivel del mar, la tasa de flujo de neutrones es 3,5 veces mayor a 1,5  km y 300 veces mayor a 10-12  km (la altitud de crucero de los aviones comerciales). ^{[ 3 ]} Como resultado, los sistemas que operan a grandes altitudes requieren disposiciones especiales para garantizar la fiabilidad.

Como ejemplo, la nave espacial Cassini-Huygens , lanzada en 1997, contenía dos registradores de vuelo idénticos, cada uno con 2,5 gigabits de memoria en forma de matrices de chips DRAM comerciales. Gracias a la funcionalidad EDAC integrada , la telemetría de ingeniería de la nave espacial informaba del número de errores de un bit por palabra (corregibles) y de errores de dos bits por palabra (no corregibles). Durante los primeros 2,5 años de vuelo, la nave espacial registró una tasa de errores de un bit casi constante de unos 280 errores al día. Sin embargo, el  6 de noviembre de 1997, durante el primer mes en el espacio, el número de errores aumentó en más de cuatro veces en ese único día. Esto se atribuyó a un evento de partículas solares que había sido detectado por el satélite GOES 9. ^{[ 4 ]}

Existía cierta preocupación de que, a medida que la densidad de DRAM aumenta y, por lo tanto, los componentes de los chips se vuelven más pequeños, mientras que los voltajes de operación continúan disminuyendo, los chips DRAM se verán afectados por dicha radiación con mayor frecuencia, ya que las partículas de menor energía podrán cambiar el estado de una celda de memoria. ^{[ 3 ]} Por otro lado, las celdas más pequeñas hacen objetivos más pequeños, y los avances hacia tecnologías como SOI pueden hacer que las celdas individuales sean menos susceptibles y, por lo tanto, contrarrestar, o incluso revertir, esta tendencia. Estudios recientes ^{[ 5 ]} muestran que las perturbaciones de eventos únicos debido a la radiación cósmica han disminuido drásticamente con la geometría del proceso, y las preocupaciones anteriores sobre el aumento de las tasas de error de las celdas de bits son infundadas.

Los trabajos publicados entre 2007 y 2009 mostraron tasas de error muy variables con diferencias de más de 7 órdenes de magnitud, que van desde10 ⁻¹⁰  error/(bit·h) , aproximadamente un error de bit por hora por gigabyte de memoria, a10 ⁻¹⁷  error/(bit·h) , aproximadamente un error de bit por milenio por gigabyte de memoria. ^{[ 5 ] [ 6 ] [ 7 ]} Un estudio a gran escala basado en la gran cantidad de servidores de Google  se presentó en la conferencia SIGMETRICS/Performance '09. ^{[ 6 ]} La tasa de error real encontrada fue varios órdenes de magnitud mayor que los estudios anteriores a pequeña escala o de laboratorio, con entre 25 000 (2,5 × 10 ⁻¹¹  error/(bit·h) ) y 70.000 (7,0 × 10 ⁻¹¹  errores/(bit·h) , o 1 error de bit por gigabyte de RAM cada 1,8 horas) errores por mil millones de horas de dispositivo por megabit. Más del 8 % de los módulos de memoria DIMM se vieron afectados por errores cada año.

La consecuencia de un error de memoria depende del sistema. En sistemas sin ECC, un error puede provocar un fallo del sistema o la corrupción de datos; en entornos de producción a gran escala, los errores de memoria son una de las causas de fallos de hardware más comunes. ^{[ 6 ]} Los errores de memoria pueden generar vulnerabilidades de seguridad. ^{[ 6 ]} Un error de memoria puede no tener consecuencias si modifica un bit que no provoque un mal funcionamiento observable ni afecte a los datos utilizados en cálculos o guardados. Un estudio de simulación de 2010 demostró que, en un navegador web, solo una pequeña fracción de los errores de memoria causaba corrupción de datos, aunque, dado que muchos errores de memoria son intermitentes y están correlacionados, sus efectos fueron mayores de lo esperado para errores transitorios independientes. ^{[ 8 ]}

Algunas pruebas concluyen que el aislamiento de las celdas de memoria DRAM puede eludirse mediante efectos secundarios no deseados de accesos especialmente diseñados a celdas adyacentes. De este modo, el acceso a los datos almacenados en la DRAM provoca que las celdas de memoria filtren sus cargas e interactúen eléctricamente, como resultado de la alta densidad de celdas en la memoria moderna, alterando el contenido de las filas de memoria cercanas que en realidad no fueron direccionadas en el acceso original a la memoria. Este efecto se conoce como " row hammer" y también se ha utilizado en algunos exploits de seguridad informática para la escalada de privilegios . ^{[ 9 ] [ 10 ]}

Un ejemplo de un error de un solo bit que sería ignorado por un sistema sin comprobación de errores, detendría una máquina con comprobación de paridad o sería corregido invisiblemente por ECC: un solo bit se queda atascado en 1 debido a un chip defectuoso, o cambia a 1 debido a la radiación de fondo o cósmica; se carga una hoja de cálculo que almacena números en formato ASCII, y el carácter "8" (valor decimal 56 en la codificación ASCII) se almacena en el byte que contiene el bit atascado en su posición de bit más baja; luego, se realiza un cambio en la hoja de cálculo y se guarda. Como resultado, el "8" (0011 100 0 binario) se ha convertido silenciosamente en un "9" (0011 100 1 ).

Se han desarrollado varios enfoques para lidiar con los cambios de bits no deseados, incluyendo la programación con conciencia de inmunidad, la memoria de paridad RAM y la memoria ECC .

Este problema se puede mitigar utilizando módulos DRAM con bits de memoria adicionales y controladores de memoria que aprovechen estos bits. Estos bits adicionales se utilizan para registrar la paridad o para aplicar un código de corrección de errores (ECC). La paridad permite detectar todos los errores de un solo bit (en realidad, cualquier número impar de bits erróneos), pero no corregirlos, por lo que el sistema debe continuar (simplemente señalando el problema) o detenerse. Los códigos de corrección de errores permiten corregir más errores; la cantidad depende del tipo exacto de memoria utilizada.

La memoria DRAM puede proporcionar mayor protección contra errores transitorios gracias al uso de códigos de corrección de errores. Este tipo de memoria con corrección de errores , conocida como memoria ECC o protegida por EDAC , es especialmente deseable para aplicaciones que requieren alta tolerancia a fallos, como servidores, así como para aplicaciones en el espacio profundo debido a la mayor radiación .

Algunos sistemas también " limpian " la memoria, leyendo periódicamente todas las direcciones y reescribiendo versiones corregidas si es necesario para eliminar los errores transitorios acumulados.

Muchas implementaciones antiguas de memoria ECC, así como la ECC integrada en el chip, enmascaran los errores corregibles, actuando "como si" el error nunca hubiera ocurrido, y solo informan de los errores no corregibles. Las implementaciones modernas registran tanto los errores corregibles (EC) como los errores no corregibles (ER). Algunas personas reemplazan de forma proactiva los módulos de memoria que presentan altas tasas de error para reducir la probabilidad de que se produzcan errores no corregibles. ^{[ 17 ]}

La memoria estándar de servidor está diseñada para un código Hamming de corrección de errores simple y detección de errores doble (SECDED) , que permite corregir un error de un bit y detectar errores de dos bits por palabra (la unidad de transferencia del bus ). Desde la SDRAM DDR , el ancho de bus estándar (tamaño de palabra) en lo que respecta a la memoria es de 64 bits. Como resultado, la configuración típica entre DDR y DDR4 es una palabra de 72 bits con 64 bits de datos y 8 bits de verificación. La SDRAM DDR5 divide el bus en dos subcanales de 32 bits algo independientes, por lo que la memoria ECC utiliza 80 bits de ancho en total, divididos entre dos canales de 40 bits (32 de datos, 8 de verificación). ^{[ 18 ]} ECC también se utiliza con tamaños más pequeños y más grandes.

Un controlador de memoria compatible con ECC utiliza los bits adicionales para almacenar el código SECDED; la memoria solo se encarga de contener dichos bits. Desde finales de la década de 1990, el controlador de memoria también se comunica con la BIOS y mantiene un registro de los errores detectados y corregidos, en parte para ayudar a identificar módulos de memoria defectuosos antes de que el problema se agrave. La lectura del contador es compatible con muchos sistemas gracias al estándar SMBIOS , disponible en Linux , BSD y Windows ( Windows 2000 y versiones posteriores). ^{[ 19 ]}

La detección y corrección de errores depende de la previsión de los tipos de errores que se producen. Implícitamente, se asume que el fallo de cada bit en una palabra de memoria es independiente, lo que hace improbable que se produzcan dos errores simultáneos. Esto era así cuando los chips de memoria tenían un bit de ancho, lo que era habitual en la primera mitad de la década de 1980; posteriormente, se integraron muchos bits en el mismo chip.

Esta vulnerabilidad se soluciona con diversas tecnologías, como Chipkill de IBM , Extended ECC de Sun Microsystems , Chipspare de Hewlett-Packard y Single Device Data Correction (SDDC) de Intel . Todas ellas garantizan que el fallo de un chip de memoria afecte únicamente a un bit por palabra ECC. Esto se consigue distribuyendo los bits de las palabras ECC entre los chips, mediante un entrelazado . Para asegurar que cada chip reciba solo un bit por palabra, puede ser necesario entrelazar la memoria entre varios módulos (bloques) de memoria.

El entrelazado, en general, es una técnica útil para protegerse contra fallos multibit correlacionados. Un rayo cósmico, por ejemplo, puede alterar varios bits físicamente vecinos en varias palabras al asociar bits vecinos a palabras diferentes. Siempre que una alteración de evento único (SEU) no supere el umbral de error (por ejemplo, un solo error) en ninguna palabra en particular entre accesos, se puede corregir (por ejemplo, mediante un código de corrección de errores de un solo bit) y se puede mantener un sistema de memoria prácticamente libre de errores. ^{[ 20 ]}

Algunos chips DRAM incluyen circuitos internos de corrección de errores "en el chip" o "en el chip", que permiten que los sistemas con controladores de memoria que no son ECC sigan obteniendo la mayoría de los beneficios de la memoria ECC. ^{[ 21 ] [ 22 ]} En algunos sistemas, se puede lograr un efecto similar utilizando módulos de memoria EOS .

Como se mencionó anteriormente, la corrección de errores en el chip (ECC) es obligatoria en DDR5 y LPDDR6. Sin embargo, su falta de informes implica que se sabe muy poco sobre el estado real del chip de memoria hasta que los errores superan la capacidad del algoritmo integrado para corregirlos; no se proporciona información sobre el margen de error existente. Se han desarrollado algoritmos sofisticados para inferir la existencia de errores corregidos a partir de errores no corregidos. ^{[ 15 ]}

Muchos sistemas de memoria ECC utilizan un circuito EDAC "externo" entre la CPU y la memoria. Algunos sistemas con memoria ECC utilizan sistemas EDAC tanto internos como externos; el sistema EDAC externo debe diseñarse para corregir ciertos errores que el sistema EDAC interno no puede corregir. ^{[ 21 ]} Las CPU modernas de escritorio y servidor integran el circuito EDAC en la CPU, ^{[ 23 ]} incluso antes del cambio hacia los controladores de memoria integrados en la CPU, que están relacionados con la arquitectura NUMA . La integración de la CPU permite un sistema EDAC sin penalización durante el funcionamiento sin errores.

En 2009, los códigos de corrección de errores más comunes utilizaban códigos Hamming o Hsiao que proporcionaban corrección de errores de un bit y detección de errores de dos bits (SEC-DED). Se propusieron otros códigos de corrección de errores para proteger la memoria : códigos de corrección de errores de dos bits y detección de errores de tres bits (DEC-TED), códigos de corrección de errores de un nibble y detección de errores de dos nibbles (SNC-DND), códigos de corrección de errores Reed-Solomon , etc. Sin embargo, en la práctica, la corrección de múltiples bits se suele implementar intercalando varios códigos SEC-DED. ^{[ 24 ] [ 25 ]} 

Las primeras investigaciones intentaron minimizar el área y la latencia de los circuitos ECC. Hamming fue el primero en demostrar que los códigos SEC-DED eran posibles con una matriz de verificación específica. Hsiao demostró que una matriz alternativa con columnas de peso impar proporciona capacidad SEC-DED con menor área de hardware y menor latencia que los códigos SEC-DED tradicionales de Hamming. ^{[ 26 ]} Investigaciones más recientes también intentan minimizar el consumo de energía, además de minimizar el área y la latencia. ^{[ 27 ] [ 28 ]}

Seymour Cray dijo célebremente que " la paridad es para los agricultores " cuando se le preguntó por qué la había omitido en el CDC 6600. [ ^{33 ] Más} tarde, incluyó la paridad en el CDC 7600 , lo que provocó que los expertos comentaran que "aparentemente muchos agricultores compran computadoras". El IBM PC original y todas las PC hasta principios de la década de 1990 usaban verificación de paridad. ^{[ 34 ]} Las posteriores, en su mayoría, no la usaban.

La mayoría de las rutas de datos en una computadora personal de la década de 2020, incluyendo PCIe, SATA, interconexión chip a chip y almacenamiento en disco, cuentan con algún tipo de protección ECC. La falta de ECC en la memoria principal resulta inusual, especialmente considerando su tamaño y la mayor probabilidad de corrupción. Linus Torvalds publicó un extenso artículo en un foro en 2021 criticando la decisión de Intel de no ofrecer soporte ECC en plataformas de escritorio, cuando las plataformas de escritorio AMD contemporáneas podían usar (aunque no necesariamente habilitar la función ECC en) módulos DIMM registrados con soporte ECC. ^{[ 35 ]}