Destello de trampa de carga

En 1974, la tecnología de trampa de carga se utilizaba como mecanismo de almacenamiento en memorias de solo lectura programables y borrables eléctricamente (EEPROM), y constituía una alternativa a la tecnología MOSFET de puerta flotante estándar . ^{[ 10 ]} En 1977, PCY Chen, de Fairchild Camera and Instrument , publicó un artículo ^{[ 11 ]} que detallaba la invención de SONOS , una tecnología MOSFET con condiciones de programación y borrado mucho menos exigentes y un almacenamiento de carga más prolongado. Esta mejora dio lugar a la fabricación de dispositivos EEPROM basados ​​en SONOS de trampa de carga en la década de 1980.

En 1991, investigadores japoneses de NEC , entre ellos N. Kodama, K. Oyama y Hiroki Shirai, desarrollaron un tipo de memoria flash que incorporaba un método de trampa de carga. ^{[ 12 ]} En 1998, el ingeniero israelí Boaz Eitan de Saifun Semiconductors (posteriormente adquirida por Spansion ) patentó ^{[ 13 ]} una tecnología de memoria flash llamada NROM que aprovechaba una capa de trampa de carga para reemplazar la puerta flotante utilizada en los diseños de memoria flash convencionales. Dos innovaciones importantes aparecen en esta patente: la localización de las cargas negativas y positivas inyectadas cerca de los terminales de drenaje/fuente de la celda, y la utilización de un concepto de lectura inversa para detectar los datos almacenados de la celda en cualquiera de los extremos de la trampa de carga. Estas dos nuevas ideas permitieron un alto ciclo de carga/descarga, lo que permitió producir productos flash de trampa de carga confiables por primera vez desde que se inventó el concepto de trampa de carga 30 años antes. Además, utilizando estos conceptos es posible crear dos bits físicos separados por celda, duplicando la capacidad de datos almacenados por celda.

En 2000, un equipo de investigación de Advanced Micro Devices (AMD), liderado por Richard M. Fastow, el ingeniero egipcio Khaled Z. Ahmed y el ingeniero jordano Sameer Haddad (quien más tarde se unió a Spansion), demostró un mecanismo de captura de carga para celdas de memoria flash NOR . ^{[ 14 ]} Estas innovaciones fueron mejoradas posteriormente en AMD y Fujitsu en 2002 (y más tarde por Spansion), y estas compañías las pusieron en producción en volumen por primera vez en lo que se denominó "memoria flash MirrorBit".

La memoria flash de captura de carga (CTF) fue comercializada por AMD y Fujitsu en 2002. ^{[ 15 ]} Ese año, AMD (en una división que más tarde se escindió como Spansion) anunció una nueva tecnología de memoria flash que denominó "MirrorBit". ^{[ 16 ]} Spansion utilizó este producto para reducir los costos de fabricación y extender el rango de densidad de la memoria flash NOR más allá del de la memoria flash NOR convencional y para igualar el costo de la memoria flash NOR de celda multinivel que fabricaba Intel .

La celda MirrorBit utiliza una capa de atrapamiento de carga no solo como sustituto de una puerta flotante convencional, sino que también aprovecha la naturaleza no conductora del nitruro de almacenamiento de carga para permitir que dos bits compartan la misma celda de memoria. Como se muestra en la Figura 1, los bits se encuentran en extremos opuestos de la celda y se pueden leer haciendo pasar una corriente a través del canal en direcciones diferentes.

Se han fabricado con éxito productos que combinan este enfoque con la tecnología de celdas multinivel para contener cuatro bits en una celda. ^{[ 17 ]}

En una memoria flash de captura de carga, los electrones se almacenan en una capa de captura, al igual que se almacenan en la puerta flotante de una memoria flash estándar, EEPROM o EPROM . La diferencia clave radica en que la capa de captura de carga es un aislante, mientras que la puerta flotante es un conductor.

Las altas cargas de escritura en una memoria flash provocan estrés en la capa de óxido de túnel, creando pequeñas perturbaciones en la red cristalina denominadas "defectos de óxido". Si se crea una gran cantidad de estas perturbaciones, se produce un cortocircuito entre la puerta flotante y el canal del transistor, y la puerta flotante deja de retener carga. Esta es la causa principal del desgaste de la memoria flash (véase Memoria flash#Desgaste de la memoria ), que se especifica como la "durabilidad" del chip. Para reducir la aparición de estos cortocircuitos, la memoria flash de puerta flotante se fabrica con un óxido de túnel grueso (~100 Å), pero esto ralentiza el borrado cuando se utiliza el túnel Fowler-Nordheim y obliga al diseño a utilizar un voltaje de túnel más alto, lo que impone nuevas cargas a otras partes del chip.

Una celda de atrapamiento de carga es relativamente inmune a tales dificultades, ya que la capa de atrapamiento de carga es un aislante. ^{[ 18 ]} Un cortocircuito creado por un defecto de óxido entre la capa de atrapamiento de carga y el canal drenará solo los electrones en contacto inmediato con el cortocircuito, dejando los demás electrones en su lugar para continuar controlando el voltaje umbral del transistor. Dado que los cortocircuitos son menos preocupantes, se puede utilizar una capa de óxido de túnel más delgada (50-70 Å) aumentando el acoplamiento de la capa de atrapamiento al canal y dando como resultado una velocidad de programación más rápida (con cargas atrapadas localizadas) y borrado con voltajes de túnel más bajos. Los voltajes de túnel más bajos, a su vez, ejercen menos tensión sobre la capa de óxido de túnel, lo que da como resultado menos perturbaciones de la red.

Otro beneficio importante del uso de una celda de atrapamiento de carga es que la delgada capa de atrapamiento de carga reduce el acoplamiento capacitivo entre celdas vecinas para mejorar el rendimiento y la escalabilidad. ^{[ 18 ]}

Los electrones se mueven hacia la capa de captura de carga de forma similar a como se programa la memoria flash NOR de puerta flotante, mediante el mecanismo de inyección de electrones calientes en el canal (CHE), también conocido como inyección de portadores calientes . En resumen, se aplica un alto voltaje entre la puerta de control, mientras que se aplica un voltaje medio-alto entre la fuente y el drenador, y se induce una corriente desde la fuente hacia el drenador. Aquellos electrones que han adquirido suficiente energía al atravesar la región de alto campo cerca del drenador se desprenden del canal y se inyectan en la capa de captura de carga, donde se depositan.

La memoria flash con trampa de carga se borra mediante inyección de huecos calientes (véase Inyección de portadores calientes ), a diferencia del método de tunelización de Fowler-Nordheim utilizado en las memorias flash NAND y NOR para el borrado. Este proceso utiliza un campo, en lugar de la corriente eléctrica empleada en FN, para desplazar los huecos hacia la capa de trampa de carga y eliminar la carga.

Tanto la memoria flash de puerta flotante como la de trampa de carga utilizan una estructura de puerta apilada en la que una puerta flotante o capa de trampa de carga se sitúa inmediatamente encima del canal y debajo de una puerta de control. La puerta flotante o capa de trampa de carga está aislada del canal por una capa de óxido de túnel y de la puerta de control por una capa de óxido de puerta . Los materiales de todas estas capas son los mismos, con la excepción de la capa de almacenamiento, que es de polisilicio conductor para la estructura de puerta flotante y suele ser de nitruro de silicio para la trampa de carga.

Freescale Semiconductor fabrica una tecnología similar, denominada "Almacenamiento en Película Delgada", para su línea de microcontroladores (MCU). El método de Freescale utiliza nanocristales de silicio como islas conductoras en una capa no conductora de óxido de silicio.

Al igual que en las trampas de carga de nitruro de silicio más convencionales , los electrones no fluyen de un lado de la compuerta flotante al otro, lo que prolonga el desgaste de la celda.

Este enfoque de nanocristales está siendo fabricado en volumen por Freescale y el almacenamiento de atrapamiento de carga en general está en desarrollo en ST Microelectronics, Philips, Renesas, Samsung, Toshiba, Atmel y Spansion. ^{[ 19 ]}

Dado que la capa de atrapamiento de carga de nitruro no es conductora, no necesita ser modelada; todas las trampas de carga ya están aisladas entre sí. Esto puede utilizarse para simplificar la fabricación.

Las estructuras de puerta flotante han requerido dieléctricos de puerta más elaborados durante las últimas generaciones de procesos y hoy en día suelen utilizar una estructura ONO (óxido-nitruro-óxido), que es más compleja de fabricar y resulta innecesaria en un flash de atrapamiento de carga.

Una ventaja de la capa de nitruro es que es menos sensible a los procesos de fabricación a alta temperatura que el polisilicio utilizado en una compuerta flotante. Esto simplifica el procesamiento de las capas situadas sobre la trampa de carga.

Durante la programación CHE (figura 2), los electrones calientes se inyectan desde el canal hacia la capa de atrapamiento de carga en dirección al extremo de drenaje polarizado del canal, pero no desde el extremo de fuente flotante del canal. Al permitir que la fuente y el drenaje del transistor cambien de un extremo del canal al otro, se pueden inyectar y almacenar cargas en la capa de atrapamiento de carga en cualquiera de los extremos del canal.

De manera similar, un extremo de la celda de captura de carga se puede borrar colocando el campo de borrado en un extremo u otro del canal, permitiendo que el otro extremo quede libre, como se muestra en la figura 3. El borrado de agujeros calientes banda a banda crea agujeros que quedan atrapados localmente, algunos de los cuales se recombinan con electrones para eliminar la carga de ese extremo de la trampa de carga.

La lectura MirrorBit se realiza de forma muy sencilla invirtiendo los contactos de fuente y drenaje. La región de agotamiento de la unión , que se extiende desde el lado del drenaje, protege el canal de la carga en el lado de la celda de captura de carga que se encuentra sobre el drenaje. Como resultado, la carga del lado del drenaje tiene poco efecto sobre la corriente que circula por el canal, mientras que la carga del lado de la fuente determina el umbral del transistor.

Cuando se invierten la polaridad de la fuente y el drenaje, la carga del lado opuesto determina el umbral del transistor.

De esta forma, dos niveles de carga diferentes en cada extremo de la celda de captura de carga provocarán que fluyan dos corrientes diferentes a través de la celda, dependiendo de la dirección del flujo de corriente.

En 2006, Samsung Electronics reveló ^{[ 20 ]} su investigación sobre el uso de la memoria flash con trampa de carga para permitir la continua miniaturización de la tecnología NAND utilizando estructuras de celda similares a las estructuras planares que se utilizaban en ese momento. La tecnología depende de una estructura de condensador SONOS (silicio-óxido-nitruro-óxido-silicio) o MONOS (metal-ONOS), que almacena la información en trampas de carga en la capa de nitruro.

Samsung reveló dos estructuras de celdas: TANOS (titanio, alúmina, nitruro, óxido, silicio) para 40  nm, donde los investigadores creían que la estructura de tapa 3D existente (descrita en detalle más adelante en este artículo) no podría fabricarse, y THNOS, en la que el óxido de aluminio se reemplazaría con un material dieléctrico de alta constante dieléctrica ( high-κ) no revelado. Se esperaba que el material de alta constante dieléctrica proporcionara tiempos de retención más prolongados que la estructura de óxido de aluminio.

En una estructura de tapa, la compuerta de control se extiende para formar una barrera entre compuertas flotantes adyacentes en una celda de compuerta flotante convencional.

Durante los cinco años siguientes, muchos diseñadores de dispositivos encontraron maneras de llevar la estructura de la tapa a geometrías de proceso cada vez más ajustadas, logrando producir con éxito memoria NAND en el  nodo de 30 nm con este enfoque.

La captura de carga todavía se considera una tecnología futura para la memoria flash NAND, pero se está teniendo en cuenta más para estructuras verticales que para celdas planas.

Por qué la tecnología NAND necesita captura de carga

La memoria flash NAND se ha miniaturizado de forma muy agresiva (figura 4). A medida que los procesos migran, el ancho de la interfaz entre la puerta de control y la puerta flotante se reduce proporcionalmente al cuadrado de la reducción, y el espaciado entre las puertas flotantes se reduce proporcionalmente a la reducción del proceso, pero el grosor de la puerta flotante permanece constante (cuanto más delgada sea la puerta flotante, menos tolerante será la celda a la pérdida de electrones). Esto significa que el acoplamiento entre puertas flotantes adyacentes se vuelve mayor que el acoplamiento entre la puerta de control y la puerta flotante, lo que provoca corrupción de datos entre bits adyacentes.

A medida que los procesos se reducen, esto se vuelve cada vez más problemático. Por esta razón, la puerta de control en la memoria flash NAND moderna se ha reconfigurado para proteger la puerta flotante. En una estructura de protección, la puerta de control se extiende para formar una barrera entre puertas flotantes adyacentes en una celda de puerta flotante convencional (véase la figura 5). Esto reduce el acoplamiento con la puerta flotante adyacente, a la vez que aumenta el acoplamiento entre la puerta flotante y la puerta de control. Una desventaja es que la puerta de control se acopla al canal, por lo que deben tomarse medidas para minimizar este acoplamiento.

En 2006 se creía que la estructura de tapa de puerta flotante existente no podía fabricarse con procesos más pequeños que el  nodo de 50 nm debido a las dificultades para producir el complejo óxido de puerta ONO de tres capas que requieren estos dispositivos.

Samsung incluso anunció ^{[ 21 ]} a finales de 2006 que para 2008 pondría en producción un dispositivo de este tipo en el  nodo de proceso de 40 nm, pero durante los cinco años posteriores a este anuncio, muchos diseñadores de dispositivos encontraron formas de llevar la estructura de la tapa a geometrías de proceso cada vez más ajustadas, produciendo con éxito NAND hasta  el nodo de 20 nm con este enfoque.

El método de atrapamiento de carga todavía se considera una opción para el futuro de la memoria flash NAND en procesos menores de 20  nm y se está evaluando tanto para estructuras planas como para estructuras 3D verticales.

Las estructuras verticales se consideran el siguiente paso lógico para la memoria flash NAND, una vez que la miniaturización horizontal se vuelve inviable. Dado que las estructuras verticales no se pueden grabar lateralmente, una capa de captura de carga se convierte en una forma muy interesante de construir una cadena de memoria flash NAND vertical.

Toshiba y Samsung Electronics han presentado prototipos de estructuras NAND de captura de carga vertical.

BiCS de Toshiba y 3D NAND de Samsung

Toshiba en 2007 ^{[ 24 ]} y Samsung en 2009 ^{[ 25 ]} anunciaron el desarrollo de 3D V-NAND , un método para construir una cadena de bits flash NAND estándar verticalmente en lugar de horizontalmente para aumentar el número de bits en un área determinada de silicio.

En la figura 6 se muestra una idea aproximada de la sección transversal. En este dibujo, las partes rojas representan el polisilicio conductor, las azules son las capas aislantes de dióxido de silicio y las amarillas son la capa de nitruro que atrapa la carga.

Las estructuras verticales (solo se muestra una) son cilindros que implementan un canal envuelto en capas alternas de dieléctrico y trampa de carga (azul y amarillo). Para fabricar este dispositivo, primero se depositan capas de polisilicio conductor y dióxido de silicio dieléctrico sobre un sustrato de silicio que contiene elementos lógicos CMOS estándar. A continuación, se graba una zanja y sus paredes se recubren primero con dióxido de silicio (azul), luego con nitruro de silicio (amarillo) y, finalmente, con otra capa de dióxido de silicio (azul), formando así el dieléctrico de puerta, la trampa de carga y el dieléctrico de túnel, respectivamente. Por último, el orificio se rellena con polisilicio conductor (rojo), que forma el canal. Las capas alternas de polisilicio conductor funcionan como puertas de control en esta estructura.

Esta estructura aprovecha el hecho de que la capa de captura de carga no necesita estar aislada entre cada puerta de control, por lo que no es necesario grabarla en la dirección vertical.

Una ventaja de la memoria flash con captura de carga sobre otras tecnologías es que se puede integrar con relativa facilidad en un proceso lógico estándar. Un proceso lógico estándar se puede convertir en un proceso lógico-flash mediante la adición de tres máscaras de alto voltaje y tres máscaras CTF centrales, y ninguna de estas seis máscaras es una capa crítica (es decir, requiere el uso de la parte más avanzada del proceso). Todos los demás procesos lógicos se pueden compartir directamente. ^{[ 26 ]}