Verificación analógica

La verificación analógica es una metodología para realizar la verificación funcional en circuitos integrados y sistemas en chip analógicos , de señal mixta y de RF . ^{[ 1 ]} El debate sobre la verificación analógica comenzó en 2005 cuando se empezó a reconocer que la parte analógica de los grandes chips de señal mixta se había vuelto tan compleja que un número significativo y cada vez mayor de estos chips se diseñaban con errores funcionales en la parte analógica que les impedían operar correctamente.

La verificación analógica se basa en la idea de que la simulación a nivel de transistor siempre será demasiado lenta para proporcionar una verificación funcional adecuada. En su lugar, es necesario construir modelos simples y eficientes de los bloques que componen la parte analógica del diseño y utilizarlos para verificarlo. Estos modelos suelen escribirse en Verilog o Verilog-AMS , pero también podrían escribirse en VHDL o VHDL-AMS . Sin embargo, el simple uso de un modelo funcional no es suficiente. También es necesario construir un banco de pruebas de autocomprobación completo que ejercite el diseño exhaustivamente y compare su respuesta con una especificación previamente escrita para el diseño. Además, este banco de pruebas debe aplicarse tanto al modelo como al diseño. En este caso, el diseño se representa con un esquema a nivel de transistor. Si tanto el modelo como el diseño superan todas las pruebas, y si el banco de pruebas es completo, esto confirma que el modelo es consistente con el diseño y que el diseño es consistente con la especificación.

Aplicar un banco de pruebas completo a una unidad funcional analógica completa, como un códec de audio , un circuito integrado de gestión de energía , una unidad de gestión de energía , un serdes o un transceptor de RF, representados a nivel de transistor, resulta poco práctico. Por lo tanto, la verificación se realiza de forma jerárquica. Primero se construyen modelos simples y bancos de pruebas para bloques individuales. Los bancos de pruebas a nivel de bloque se utilizan para confirmar que los modelos coinciden con la implementación de los bloques y que la implementación coincide con la especificación a nivel de bloque. A continuación, se construyen bancos de pruebas para la unidad funcional analógica completa y se aplican al esquema de nivel superior de dicha unidad con los bloques representados mediante sus modelos ya verificados. Para mejorar aún más las pruebas, se puede realizar una simulación de nivel mixto, donde el banco de pruebas para la unidad funcional se aplica con uno o dos bloques a nivel de transistor y todos los demás a nivel de modelo.

• Verificación de diseños complejos de circuitos integrados analógicos y de radiofrecuencia. Archivado el 10 de julio de 2020 en Wayback Machine .