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Morir encoger

El término reducción de tamaño de chip (a veces denominado reducción óptica o reducción de proceso ) se refiere a la miniaturización de dispositivos de metal-óxido-semiconductor...

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El término reducción de tamaño de chip (a veces denominado reducción óptica o reducción de proceso ) se refiere a la miniaturización de dispositivos de metal-óxido-semiconductor (MOS). La reducción de tamaño de un chip crea un circuito prácticamente idéntico mediante un proceso de fabricación más avanzado , que generalmente implica un avance en los nodos litográficos . Esto reduce los costos generales para una empresa de chips, ya que la ausencia de cambios arquitectónicos importantes en el procesador disminuye los costos de investigación y desarrollo, al tiempo que permite fabricar más chips de procesador en la misma oblea de silicio , lo que resulta en un menor costo por producto vendido.

La reducción del tamaño de los chips es clave para lograr precios más bajos y un mayor rendimiento en empresas de semiconductores como Samsung , Intel , TSMC y SK Hynix , y en fabricantes sin fábrica propia como AMD (incluida la antigua ATI ), NVIDIA y MediaTek .

Detalles

Ejemplos de la década de 2000 incluyen la reducción de escala del procesador Emotion Engine de PlayStation 2 de Sony y Toshiba (de 180 nm CMOS en 2000 a 90 nm CMOS en 2003), [ 1 ] los procesadores con nombre en clave Cedar Mill Pentium 4 (de 90 nm CMOS a 65 nm CMOS) y los procesadores Penryn Core 2 (de 65 nm CMOS a 45 nm CMOS), los procesadores con nombre en clave Brisbane Athlon 64 X2 (de 90 nm SOI a 65 nm SOI ), varias generaciones de GPU de ATI y NVIDIA, y varias generaciones de chips de memoria RAM y flash de Samsung, Toshiba y SK Hynix. En enero de 2010, Intel lanzó los procesadores Clarkdale Core i5 y Core i7 fabricados con un proceso de 32 nm , inferior al proceso anterior de 45 nm utilizado en versiones anteriores de la microarquitectura de procesador Nehalem . Intel, en particular, se centró anteriormente en aprovechar las reducciones de tamaño de los chips para mejorar el rendimiento del producto a un ritmo regular mediante su modelo Tick-Tock . En este modelo de negocio , cada nueva microarquitectura (tock) va seguida de una reducción de tamaño del chip (tick) para mejorar el rendimiento con la misma microarquitectura. [ 2 ]  

La reducción del tamaño de los chips es beneficiosa para los usuarios finales, ya que al reducir el tamaño de un chip se disminuye la corriente que utiliza cada transistor al encenderse o apagarse en los dispositivos semiconductores , manteniendo la misma frecuencia de reloj del chip. Esto da como resultado un producto con menor consumo de energía (y, por lo tanto, menor generación de calor), mayor margen de frecuencia de reloj y precios más bajos. [ 2 ] Dado que el costo de fabricar una oblea de silicio de 200 mm o 300 mm es proporcional al número de pasos de fabricación y no al número de chips en la oblea, la reducción del tamaño de los chips permite colocar más chips en cada oblea, lo que reduce los costos de fabricación por chip.

Medio encogimiento

En la fabricación de CPU, la reducción del tamaño del chip siempre implica un avance a un nodo litográfico según lo definido por ITRS (ver lista). Para la fabricación de GPU y SoC , la reducción del tamaño del chip a menudo implica reducirlo en un nodo no definido por ITRS, por ejemplo, los nodos de 150  nm, 110  nm, 80  nm, 55  nm, 20  nm y, más recientemente, 4  nm, a veces denominados "medios nodos". Esto constituye una solución provisional entre dos nodos litográficos definidos por ITRS (de ahí el nombre de "reducción de medio nodo") antes de que se produzca una mayor reducción a los nodos inferiores definidos por ITRS, lo que ayuda a ahorrar costes adicionales de I+D. La decisión de realizar reducciones de tamaño del chip a nodos completos o medios nodos recae en la fundición y no en el diseñador del circuito integrado.

Véase también

Referencias

  1. ↑ "EL MOTOR DE EMOCIONES® Y EL SINTETIZADOR DE GRÁFICOS UTILIZADOS EN EL NÚCLEO DE PLAYSTATION® SE CONVIERTEN EN UN SOLO CHIP" (PDF) . Sony . 21 de abril de 2003. Consultado el 26 de junio de 2019 .
  2. 1 2 "El 'Tick-Tock' de Intel parece haber muerto y se convierte en 'Optimización de la arquitectura de procesos'"" . Anandtech . Archivado del original el 23 de marzo de 2016 . Consultado el 23 de marzo de 2016 .
  3. ↑ "Taiwan Semiconductor Mfg. Co. Ltd. confirma sus planes para la tecnología de chips de "12 nm" . The Motley Fool . Consultado el 18 de enero de 2017 .
  • ASIC de celda estándar de 0,11 μm
  • EETimes: ON Semi ofrece una plataforma ASIC de 110 nm
  • Características del proceso de 55 nm de Renesas
  • RDA y SMIC fabrican circuitos integrados de señal mixta de 55 nm.
  • Globalfoundries 40 nm
  • UMC 45/40 nm
  • SiliconBlue recomienda que las FPGA migren a la tecnología de 40 nm.
  • Globalfoundries 28nm, Tecnologías de vanguardia
  • TSMC reitera que estará lista para la tecnología de 28 nm en el cuarto trimestre de 2011.
  • El diseño comienza con una configuración triple para TSMC a 28 nm.