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VerilogCSP

En el diseño de circuitos integrados , VerilogCSP [ 1 ] es un conjunto de macros añadidas a Verilog HDL para admitir la comunicación de canales de Procesos Secuenciales Comunica...

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En el diseño de circuitos integrados , VerilogCSP [ 1 ] es un conjunto de macros añadidas a Verilog HDL para admitir la comunicación de canales de Procesos Secuenciales Comunicativos (CSP). Estas macros están diseñadas para el diseño de circuitos asíncronos digitales . VerilogCSP también describe pipelines no lineales y propiedades de temporización de canal de alto nivel, como latencias de avance y retroceso , tiempo de ciclo mínimo y holgura.

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Referencias

  1. ↑ Saifhashemi, Arash; Peter Beerel (2005). "Modelado de alto nivel de circuitos asíncronos basados ​​en canales usando Verilog" . En Jan Broenink; Herman Roebbers; Johan Sunter; Peter Welch; David Wood (eds.). Arquitecturas de procesos comunicantes 2005. IOS Press. pág.  275.