UltraSPARC III

El UltraSPARC III , con nombre en clave "Cheetah", es un microprocesador que implementa la arquitectura de conjunto de instrucciones (ISA) SPARC V9, desarrollada por Sun Microsystems y fabricada por Texas Instruments . Fue presentado en 2001 y opera a una frecuencia de entre 600 y 900 MHz. Fue sucedido por el UltraSPARC IV en 2004. Gary Lauterbach fue el arquitecto principal. 

En su presentación en el Foro de Microprocesadores de 1997, la fecha de lanzamiento prevista para el UltraSPARC III era 1999, y habría competido con el Alpha 21264 de Digital Equipment Corporation y el Itanium (Merced) de Intel . Sin embargo, esto no sucedió, ya que su lanzamiento se retrasó hasta 2001. A pesar de la demora, Microprocessor Report le otorgó el premio Analysts' Choice Award al mejor procesador para servidores y estaciones de trabajo de 2001 por sus capacidades de multiprocesamiento .

El UltraSPARC III es un microprocesador superescalar de ejecución en orden . Fue diseñado para ofrecer un rendimiento óptimo en el procesamiento paralelo con memoria compartida , y cuenta con varias características que contribuyen a lograr este objetivo: un controlador de memoria integrado y un bus de procesamiento paralelo dedicado.

Recupera hasta cuatro instrucciones por ciclo de la caché de instrucciones. Las instrucciones decodificadas se envían a una unidad de despacho, hasta seis a la vez. La unidad de despacho asigna las instrucciones a las unidades de ejecución correspondientes según la disponibilidad de operandos y recursos. Los recursos de ejecución consistían en dos unidades aritmético-lógicas (ALU), una unidad de carga y almacenamiento y dos unidades de punto flotante. Una de las ALU solo puede ejecutar instrucciones de enteros simples y cargas. Las dos unidades de punto flotante tampoco son iguales. Una solo puede ejecutar instrucciones simples como sumas, mientras que la otra ejecuta multiplicaciones, divisiones y raíces cuadradas.

El UltraSPARC III cuenta con cachés primarias de instrucciones y datos separadas. La caché de instrucciones tiene una capacidad de 32 KB. La caché de datos tiene una capacidad de 64 KB y es asociativa por conjuntos de cuatro vías con una línea de caché de 32 bytes. La caché L2 externa tiene una capacidad máxima de 8 MB. Se accede a ella mediante un bus dedicado de 256 bits que opera a hasta 200  MHz para un ancho de banda máximo de 6,4 GB/s. La caché está construida con memoria de acceso aleatorio estática síncrona con una frecuencia de reloj de hasta 200  MHz. Las etiquetas de la caché L2 están ubicadas en el chip para permitir que funcione a la misma frecuencia de reloj que el microprocesador. Esto aumenta el ancho de banda para acceder a las etiquetas de la caché, lo que permite que el UltraSPARC escale fácilmente a frecuencias de reloj más altas. Parte del mayor ancho de banda destinado a las etiquetas de caché se utiliza para el tráfico de coherencia de caché, necesario en los sistemas multiprocesador para los que está diseñado el UltraSPARC III. Dado que la capacidad máxima de la caché L2 es de 8 MB, las etiquetas de caché L2 tienen un tamaño de 90 KB.

La interfaz externa consta de un bus de datos de 128 bits y un bus de direcciones de 43 bits que operan a 150  MHz. El bus de datos no se utiliza para acceder a la memoria, sino a la memoria de otros microprocesadores y a los dispositivos de E/S compartidos.

El UltraSPARC cuenta con un controlador de memoria integrado e implementa un bus dedicado de 128 bits que opera a 150  MHz para acceder hasta 4 GB de memoria local. El controlador de memoria integrado se utiliza para reducir la latencia y, por lo tanto, mejorar el rendimiento, a diferencia de otros microprocesadores UltraSPARC que utilizan esta función para reducir costos.

El UltraSPARC III constaba de 16 millones de transistores, de los cuales el 75% se encontraban en las cachés y etiquetas. Inicialmente, Texas Instruments lo fabricó con su proceso C07a, un proceso de semiconductor de óxido metálico complementario (CMOS) con un  tamaño de característica de 0,18 μm y seis niveles de interconexión de aluminio . En 2001, se fabricó con un  proceso de 0,13 μm con interconexiones de aluminio . Esto le permitió operar a 750-900  MHz. El chip se empaquetó utilizando el método de conexión de chip de colapso controlado y fue el primer microprocesador de Sun en hacerlo. A diferencia de la mayoría de los demás microprocesadores unidos de esta manera, la mayoría de las protuberancias de soldadura se colocaron en un anillo periférico en lugar de estar distribuidas por todo el chip. Se empaquetó en un paquete LGA ( Land Grid Array ) de 1368 pads.

El UltraSPARC III Cu , con nombre en clave "Cheetah+", es una evolución del UltraSPARC III original, que operaba a frecuencias de reloj más altas, de 1002 a 1200 ^MHz  . Tiene un tamaño de chip de 232  mm² y fue fabricado mediante un proceso CMOS de 7 capas con metalización de cobre de 0,13 μm por Texas Instruments. Se presentó en un encapsulado LGA cerámico de 1368 contactos. 

El UltraSPARC IIIi, con nombre en clave "Jalapeño", es un derivado del UltraSPARC III para estaciones de trabajo y servidores de gama baja (de uno a cuatro procesadores) presentado en 2003. Opera a 1064 a 1593 MHz, ^{[ 1 ]} tiene una caché L2 en el chip y un controlador de memoria integrado, y es capaz de multiprocesamiento de cuatro vías con un bus de sistema sin adhesivo optimizado para la función. Contiene 87,5 millones de transistores y tiene un chip de 178,5 mm ^2. Fue fabricado por Texas Instruments en un proceso CMOS de siete capas de metal (cobre) de 0,13 μm con dieléctrico de baja k.   

El UltraSPARC IIIi cuenta con una  caché L2 unificada de 1 MB que opera a la mitad de la frecuencia de reloj del microprocesador. Por lo tanto, tiene una latencia de seis ciclos y un rendimiento de dos ciclos. La latencia de carga a uso es de 15 ciclos. El almacenamiento de etiquetas está protegido por paridad y los datos por ECC. Por cada línea de caché de 64 bytes, hay 36 bits ECC, lo que permite la corrección de errores de un bit y la detección de cualquier error dentro de un rango de cuatro bits. La caché es asociativa por conjuntos de cuatro vías, tiene un tamaño de línea de 64 bytes y está indexada y etiquetada físicamente. Utiliza una celda SRAM ^de  2,76 μm y consta de 63 millones de transistores.

El controlador de memoria integrado admite de 256 MB a 16  GB de  SDRAM DDR-I de 133 MHz. El acceso a la memoria se realiza mediante un bus de memoria de 137 bits, de los cuales 128 bits se destinan a datos y 9 a ECC. El bus de memoria tiene un ancho de banda máximo de 4,2  GB/s. El microprocesador fue diseñado para admitir multiprocesamiento de cuatro vías. El bus Jbus se utiliza para conectar hasta cuatro microprocesadores. Se trata de un bus multiplexado de 128 bits para direcciones y datos que opera a la mitad o a un tercio de la frecuencia de reloj del microprocesador.

El UltraSPARC IIIi+, con nombre en clave "Serrano", fue una evolución del UltraSPARC IIIi. Su lanzamiento estaba previsto para la segunda mitad de 2005, pero se canceló ese mismo año en favor del UltraSPARC IV+ , el UltraSPARC T1 y el UltraSPARC T2 . Su cancelación no se conoció hasta el 31 de agosto de 2006. Las mejoras incluían frecuencias de reloj más altas, en el rango de 2 GHz, una caché L2 integrada  de mayor tamaño (4 MB), compatibilidad con SDRAM DDR-333 y un nuevo proceso de fabricación de 90 nm.  

La familia de procesadores UltraSPARC III fue sucedida por la serie UltraSPARC IV .

El UltraSPARC IV combinaba dos núcleos UltraSPARC III en un solo chip de silicio y ofrecía frecuencias de reloj superiores. El encapsulado de la CPU era prácticamente idéntico, diferenciándose en un solo pin, lo que simplificaba la fabricación de la placa base y el diseño del sistema. Algunos sistemas que utilizaban procesadores UltraSPARC III podían actualizarse con placas base con procesadores UltraSPARC IV.

• Konstadinidis, Georgios K. et al. (2002). "Implementación de un microprocesador de 64 bits de 1,1 GHz de tercera generación". IEEE Journal of Solid-State Circuits , Volumen 37, Número 11.
• Song, Peter (27 de octubre de 1997). "UltraSparc-3 apunta a los servidores MP". Microprocessor Report .
• Vance, Ashlee (31 de agosto de 2006). "Sun cancela el chip UltraSPARC IIIi+, cuyo lanzamiento se había retrasado mucho" . The Register .
• "Procesador UltraSPARC III Cu"

• Avión de bomberos