Sistema C AMS

En el modelo de flujo de datos temporizado (TDF), los componentes intercambian valores analógicos periódicamente a una frecuencia de muestreo determinada , como cada 10 microsegundos. Según el teorema de muestreo, esto sería suficiente para transmitir señales con un ancho de banda de hasta 50 MHz sin artefactos de aliasing. Un modelo TDF define un método que se invoca a la frecuencia adecuada a medida que avanza el tiempo de simulación. Un grupo de modelos comparte una programación estática que determina cuándo deben comunicarse. Esto establece el orden relativo de las llamadas a los métodos `processing()` de cada instancia TDF en el grupo. El comportamiento periódico de TDF le permite operar independientemente del núcleo principal de SystemC, basado en eventos, utilizado para la lógica digital. processing()

La biblioteca de redes eléctricas lineales (ELN) de SystemC proporciona un conjunto de componentes eléctricos estándar que permiten ejecutar simulaciones tipo SPICE. Los tres componentes básicos (resistencias, condensadores e inductores) están disponibles. Además, existen variantes controladas por voltaje, como un amplificador de transconductancia (generador de corriente controlado por voltaje), que facilitan la creación de la mayoría de los modelos de FET y otros semiconductores.

La corriente que fluye en redes ELN de resistencias se puede resolver con un solucionador de ecuaciones simultáneas adecuado. Estas se denominan ecuaciones nodales. Cuando se incluyen componentes variables en el tiempo, como condensadores e inductores, se suele implementar el método de Euler para modelarlos. El método de Euler es un enfoque sencillo para resolver problemas de diferencias finitas en el dominio del tiempo (FDTD). Por ejemplo, para simular el problema de carga del condensador que se muestra a la izquierda, se selecciona un paso de tiempo delta_t que suele ser aproximadamente el uno por ciento de la constante de tiempo y se ejecuta la iteración que se muestra a la derecha.

El error en el método de Euler disminuye cuadráticamente con pasos de tiempo más pequeños, pero un paso de tiempo demasiado pequeño resulta en una simulación lenta para una simulación compleja de elementos finitos. Sin embargo, esto no representa un problema en muchas situaciones donde parte de un controlador de sistema en chip (SoC) o de planta complejo se ejecuta junto con un modelo de planta que tiene solo unas pocas variables de estado, como el sistema de transmisión de un automóvil, debido a que existen diferencias de órdenes de magnitud en las constantes de tiempo (por ejemplo,  un reloj de 100 MHz frente a la constante de tiempo inercial más corta de 1 ms). Por lo tanto, simular el subsistema analógico dentro del simulador RTL tiene sentido. Además, la mayoría de las situaciones de control de plantas utilizan retroalimentación negativa de lazo cerrado, donde el controlador es igual de eficaz para gestionar un modelo de planta con errores leves que el modelo real.

Bajo el formalismo ELN, los ciclos de inicialización y simulación de SystemC se extienden para admitir la resolución de ecuaciones de flujo nodal. La resolución de ecuaciones nodales generalmente se realiza de forma iterativa en lugar de utilizar métodos directos como la eliminación gaussiana o basados ​​en inversas de matrices. Los métodos iterativos tienden a tener mayor estabilidad y son rápidos cuando el estado solo ha avanzado ligeramente desde el paso de tiempo anterior. Cuando el kernel extrae un evento de avance de tiempo de la cola de eventos, el tiempo de simulación avanza. La parte analógica del simulador mantiene un cuanto de tiempo más allá del cual las ecuaciones nodales deben recalcularse. Este cuanto se ajusta dinámicamente según el comportamiento de las ecuaciones. Si las ecuaciones son "curvas", lo que significa que la extrapolación lineal utilizando el método de Euler sobre el cuanto conducirá a demasiado error, el paso de tiempo se reduce; de ​​lo contrario, se puede ampliar gradualmente en cada paso. En general, se necesitan dos formas de iteración: la primera es la iteración en un paso de tiempo para resolver las ecuaciones nodales con una precisión suficiente. La segunda es entre pasos de tiempo. En una implementación sencilla, una vez que el tiempo de simulación ha superado el cuanto de Euler, se vuelve a resolver el subsistema analógico. Si los errores de extrapolación son demasiado grandes, el simulador debe regresar al último paso de tiempo y simular nuevamente hacia adelante utilizando un cuanto analógico más pequeño. Este mecanismo también es la base de las simulaciones SPICE. Cada variable analógica que actúa como argumento de una "cruz" u otra sensibilidad analógica se examina para determinar si se ha activado algún trabajo nuevo en el dominio digital. De ser así, se inyectan nuevos eventos en la cola de eventos discretos para el tiempo de simulación actual.

La biblioteca de flujo de señal lineal (LSF) de SystemC proporciona un conjunto de operadores analógicos primitivos, como sumadores y diferenciadores, que permiten construir todas las estructuras básicas presentes en las ecuaciones diferenciales de forma autodocumentada y ejecutable. La ventaja de construir el sistema a partir de una biblioteca de operadores estándar es que permite la reflexión: otro código puede analizar la estructura y realizar diferenciación analítica, suma, integración y otros tipos de análisis, como análisis de sensibilidad para determinar un paso de tiempo adecuado. Esto no sería posible con una implementación que utilizara código ad hoc. En programación general, la reflexión se refiere a la capacidad de un programa para leer su propio código fuente .