Una sola instrucción, múltiples hilos.

El modelo de ejecución SIMT ( Instrucción Única, Múltiples Hilos ) se utiliza en la computación paralela. En este modelo, una única unidad de control central transmite una instrucción a varias unidades de procesamiento para que, opcionalmente, ejecuten simultáneamente, de forma síncrona y totalmente independiente, dicha instrucción en paralelo. Cada unidad de procesamiento tiene sus propios registros de datos y direcciones, así como su propia memoria, pero ninguna unidad de procesamiento en la matriz dispone de un contador de programa . En la taxonomía de Flynn de 1972, esta configuración es una variante de SIMD denominada procesador de matriz .

El modelo de ejecución SIMT se ha implementado en varias GPU y es relevante para la computación de propósito general en unidades de procesamiento gráfico (GPGPU), por ejemplo, algunas supercomputadoras combinan CPU con GPU: en la ILLIAC IV, esa CPU era una Burroughs B6500 .

El modelo de ejecución SIMT sigue siendo solo una forma de presentar al programador lo que fundamentalmente sigue siendo un concepto SIMD basado en predicados. Los programas deben diseñarse teniendo en cuenta el SIMD basado en predicados. Dado que la emisión de instrucciones (como una difusión síncrona) es gestionada por la única unidad de control, SIMT no puede, por diseño, permitir que los hilos (PE, carriles) diverjan mediante bifurcaciones, porque solo la unidad de control tiene un contador de programa. Por lo tanto, siempre que sea posible, se deben evitar las bifurcaciones. ^{[ 2 ] [ 3 ]}

La forma más sencilla de entender SIMT es imaginar un sistema multinúcleo ( MIMD ), donde cada núcleo tiene su propio archivo de registros, sus propias ALU (tanto SIMD como escalares) y su propia caché de datos, pero que, a diferencia de un sistema multinúcleo estándar que tiene múltiples cachés de instrucciones y decodificadores independientes, así como múltiples registros de contador de programa independientes, las instrucciones se transmiten de forma síncrona a todos los núcleos SIMT desde una sola unidad con una sola caché de instrucciones y un solo decodificador de instrucciones que lee las instrucciones utilizando un solo contador de programa.

La diferencia clave entre los carriles SIMT y SIMD es que cada una de las unidades de procesamiento en la matriz SIMT tiene su propia memoria local y puede tener un puntero de pila completamente diferente (y por lo tanto realizar cálculos en conjuntos de datos completamente diferentes), mientras que las ALU en los carriles SIMD no saben nada sobre la memoria en sí, y no tienen archivo de registros . Esto se ilustra con el ILLIAC IV . Cada núcleo SIMT se denominaba elemento de procesamiento (PE), y cada PE tenía su propia memoria separada (PEM). Cada PE tenía un "registro de índice" que era una dirección en su PEM. ^{[ 4 ] [ 1 ]} En el ILLIAC IV, el Burroughs B6500 manejaba principalmente E/S, pero también enviaba instrucciones a la unidad de control (CU), que luego se encargaba de la difusión a los PE. Además, el B6500, en su función de procesador de E/S, tenía acceso a todas las PEM.

Además, cada PE puede activarse o desactivarse. Si un PE determinado está inactivo, no ejecutará la instrucción que le transmita la unidad de control; en su lugar, permanecerá inactivo hasta que se active. Se puede decir que cada PE es predicado .

También es importante destacar la diferencia entre SIMT y SPMD : un solo programa, múltiples datos. SPMD, al igual que los sistemas multinúcleo estándar, tiene múltiples contadores de programa, mientras que SIMT solo tiene uno: en la (única) unidad de control.

En la taxonomía de Flynn , los artículos originales de Flynn citan dos ejemplos históricos de procesadores SIMT denominados "procesadores de matriz": el SOLOMON y el ILLIAC IV . ^{[ 1 ]} NVIDIA introdujo SIMT en la microarquitectura de GPU Tesla con el chip G80. ^{[ 5 ] [ 6 ]} ATI Technologies , ahora AMD , lanzó un producto competidor un poco más tarde, el 14 de mayo de 2007, el chip GPU "R600" basado en TeraScale 1 .

Los procesadores SIMT ejecutan múltiples "hilos" (o "elementos de trabajo" o "secuencia de operaciones de carril SIMD"), de forma sincronizada, bajo el control de una única unidad central. El modelo comparte características comunes con los carriles SIMD . ^{[ 7 ]}

El ILLIAC IV documentó exhaustivamente su mecanismo de "ramificación" , precursor del enmascaramiento de predicados moderno .

Como el tiempo de acceso de todos los tipos de RAM más comunes (por ejemplo, DDR SDRAM , GDDR SDRAM , XDR DRAM , etc.) sigue siendo relativamente alto, creando un efecto llamado " muro de memoria" , los ingenieros idearon una forma de ocultar la latencia que inevitablemente acompaña a cada acceso a la memoria. Como se muestra en el diseño del ILLIAC IV, los PE individuales funcionan a una velocidad de reloj más baja que una CPU estándar, pero compensan esta falta de velocidad de reloj ejecutando muchos más PE en paralelo. El resultado es que la velocidad más baja de cada PE se ajusta mejor a la velocidad de la RAM. Esta estrategia funciona gracias a que las cargas de trabajo de la GPU son inherentemente paralelas, y un ejemplo de ello es el renderizado en mosaico .

SIMT tiene como objetivo limitar la sobrecarga de búsqueda de instrucciones , ^{[ 8 ]} es decir, la latencia que conlleva el acceso a la memoria, y se utiliza en las GPU modernas (como las de NVIDIA y AMD ) en combinación con la "ocultación de latencia" para permitir una ejecución de alto rendimiento a pesar de la considerable latencia en las operaciones de acceso a la memoria. Al igual que con SIMD, otro beneficio importante es que la lógica de control se comparte entre muchos carriles de datos, lo que conlleva un aumento de la densidad computacional. Un bloque de lógica de control puede gestionar N carriles de datos, en lugar de replicar la lógica de control N veces.

Una desventaja de la ejecución SIMT es que, al haber un único contador de programa, el "enmascaramiento de predicados" es la única estrategia para controlar la ejecución por PE, lo que conlleva una baja utilización en algoritmos complejos.

Las GPU de NVIDIA cuentan con un concepto de grupo de hilos denominado "warp", compuesto por 32 hilos de hardware que se ejecutan de forma sincronizada. El equivalente en las GPU de AMD es "wavefront" , aunque está compuesto por 64 hilos de hardware. En OpenCL, se denomina "subgrupo" para referirse a los términos abstractos warp y wavefront. CUDA también dispone de las instrucciones warp shuffle, que agilizan el intercambio de datos en paralelo dentro del grupo de hilos ^{[ 10 ]} , y OpenCL permite una funcionalidad similar mediante la extensión cl_khr_subgroups ^{[ 11 ] .}

• Computación de propósito general en unidades de procesamiento gráfico (GPGPU)
• Bloque de hilos (programación CUDA)