Tablas de surf de remo

En neurociencia computacional , SUPS (para Synaptic Updates P er Second) o anteriormente CUPS (Connections Updates P er Second ) es una medida del rendimiento de una red neuronal , útil en los campos de la neurociencia , la ciencia cognitiva , la inteligencia artificial y la informática .

Para un procesador o computadora diseñada para simular una red neuronal, SUPS se mide como el producto de las neuronas simuladas y la conectividad promedio (sinapsis) por neurona por segundo: ${\estilo de visualización N}$${\estilo de visualización c}$

${\displaystyle SUPS=c\veces N}$

Dependiendo del tipo de simulación suele ser igual al número total de sinapsis simuladas.

En una simulación dinámica "asincrónica", si una neurona se activa a Hz, la tasa promedio de actualizaciones sinápticas provocadas por la actividad de esa neurona es . En una simulación sincrónica con paso , el número de actualizaciones sinápticas por segundo sería . Como debe elegirse un intervalo mucho menor que el promedio entre dos picos aferentes sucesivos, lo que implica , lo que da un promedio de actualizaciones sinápticas igual a . Por lo tanto, la dinámica sináptica impulsada por picos conduce a un escalamiento lineal de la complejidad computacional O (N) por neurona, en comparación con el O(N ² ) en el caso "sincrónico". ^[1]${\displaystyle \upsilon}$${\displaystyle \upsilon cN}$${\displaystyle \Delta t}$${\displaystyle {\frac {cN}{\Delta t}}}$${\displaystyle \Delta t}$${\displaystyle \Delta t<{\frac {1}{\upsilon N}}}$${\displaystyle \upsilon cN^{2}}$

El chip procesador paralelo digital CNAPS-1064 de Adaptive Solutions, desarrollado en la década de 1980, es una red neuronal completa (NNW) . Fue diseñado como un coprocesador para un host y tiene 64 subprocesadores dispuestos en una matriz 1D y que funcionan en un modo SIMD . Cada subprocesador puede emular una o más neuronas y se pueden agrupar varios chips. A 25 MHz, es capaz de 1,28  GMAC . ^[2]

Tras la presentación del chip mononeuronal RN-100 (12 MHz) en Seattle en 1991, Ricoh desarrolló el chip multineuronal RN-200. Tenía 16 neuronas y 16 sinapsis por neurona. El chip tiene capacidad de aprendizaje en el chip mediante un algoritmo de fondo patentado. Venía en una encapsulación PGA de 257 pines y consumía 3,0 W como máximo. Era capaz de alcanzar 3 GCPS (1 GCPS a 32 MHz). ^[3]

Entre 1991 y 1997, Siemens desarrolló el chip MA-16, el neuroordenador SYNAPSE-1 y el SYNAPSE-3. El MA-16 era un multiplicador rápido de matriz a matriz que se podía combinar para formar matrices sistólicas . Podía procesar 4 patrones de 16 elementos cada uno (16 bits), con 16 valores de neuronas (16 bits) a una velocidad de 800 MMAC o 400 MCPS a 50 MHz. La tarjeta PCI SYNAPSE3-PC contenía 2 MA-16 con un rendimiento máximo de 2560 MOPS (1,28 GMAC); 7160 MOPS (3,58 GMAC) cuando se utilizaban tres placas. ^[4]

En 2013, se utilizó el ordenador K para simular una red neuronal de 1.730 millones de neuronas con un total de 10,4 billones de sinapsis (el 1 % del cerebro humano). La simulación se ejecutó durante 40 minutos para simular 1 s de actividad cerebral a un nivel de actividad normal (4,4 en promedio). La simulación requirió 1 petabyte de almacenamiento. ^[5]

• FRACASO
• ESPECIFICACIÓN
• ESPECIFICACIÓN
• Operación de multiplicación y acumulación
• Órdenes de magnitud (informática)
• Sinapsis