6000 reales

El R6000 es un conjunto de chips de microprocesador desarrollado por MIPS Computer Systems que implementó la arquitectura de conjunto de instrucciones (ISA) MIPS II . El conjunto de chips constaba del microprocesador R6000, la unidad de punto flotante R6010 y el controlador de bus del sistema R6020. El R6000 fue la primera implementación de la ISA MIPS II.

El R6000 se implementó con lógica acoplada a emisor (ECL). A mediados y finales de los años 1980, la tendencia era implementar microprocesadores de alta gama con lógica de alta velocidad como ECL. Como MIPS era una empresa sin fábrica , el conjunto de chips R6000 fue fabricado por Bipolar Integrated Technology (BIT), que había actuado como fundición para MIPS desde noviembre de 1989. Sin embargo, los problemas de fabricación que habían causado "entregas esporádicas" del R6000 a MIPS Computer Systems dieron como resultado que se impusieran restricciones contractuales a BIT, impidiendo que la empresa abasteciera a otros clientes potenciales. Dichos problemas, que habían persistido durante más de un año, se resolvieron en 1991, lo que permitió a BIT buscar otros clientes para el producto y, como parte de su acuerdo de licencia independiente con MIPS, poder fabricar y vender versiones personalizadas del chip. ^[1]

El R6000 tuvo pocos usuarios. Control Data Systems (CDS) utilizó una versión de 80 MHz en su servidor InforServer de gama alta de la serie 4680-300. MIPS utilizó el R6000 en sus servidores RC6260 y RC6280. ^[2] Una revisión del RC6280 publicada a principios de 1991 describía el producto como "el sistema más rápido que hemos probado en cuanto a rendimiento de CPU y FPU", lo que permitía cobrar un "precio superior", que comenzaba en 150.000 dólares para la configuración básica. Sin embargo, los plazos de entrega de ciertos modelos se estimaban en "varios meses" debido a las incertidumbres en el suministro del procesador. ^[3]

• "El conjunto de chips MIPS implementa CPU con ECL completo". (Diciembre de 1989). Microprocessor Report . págs. 1, 14–19.
• Horowitz, M. et al. (1990). "Un archivo de registro ECL de 3,5 ns y 1 vatio". ISSCC Digest of Technical Papers , págs. 68–59, 267.
• Roberts, D.; Layman, T.; Taylor, G. (1990). "Un microprocesador ECL RISC diseñado para caché de dos niveles". Compcon Spring '90 Digest of Technical Papers , págs. 228–231.
• Thorson, M. (enero de 1990). "ECL Bus Controller Hits 266 Mbytes/s". Microprocessor Report . págs. 12-13.